台湾专利TW201301281A 算術電路及其驅動方法

专利PDF首页>>台湾专利

专利附录

专利说明

权利要求

类似技术

同族专利

引用文献

法律状态

优先权

专利摘要:
為了降低電力耗損，提出一種算術電路，其具有之功能為：基於一輸入信號進行一邏輯運算處理、儲存依照邏輯運算處理之結果所設定的電位作為已儲存資料、並輸出具有對應於已儲存資料之值的信號作為一輸出信號。算術電路包括一進行邏輯運算處理的算術部、一第一場效型電晶體，控制是否設定一為對應於邏輯運算處理之結果之電位的第一電位、及一第二場效型電晶體，控制是否將輸出信號資料之電位設成一為參考電位的第二電位。
公开号:TW201301281A
申请号:TW101117375
申请日:2012-05-16
公开日:2013-01-01
发明作者:Kiyoshi Kato
申请人:Semiconductor Energy Lab；
IPC主号:H01L27-00

专利说明:
算術電路及其驅動方法
本發明之實施例係關於一種算術電路。
近幾年來，為求電子裝置能有更高的效能，已發展出一種算術處理單元，其中一個晶片包括具有複數個功能之電路，例如系統LSI。
在上述算術處理單元中，例如，諸如算術電路和儲存電路之包括CMOS電路的功能性電路係分開設置在一基板上，且資料會透過當作資料匯流排的佈線在算術電路和儲存電路之間傳送(例如，參見專利文件1)。
此外，已提出一種包括儲存手段的算術電路，以便具有進行邏輯運算處理和儲存資料的功能。在算術電路中，可儲存關於邏輯運算處理之結果的資料而不須透過資料匯流排來傳送資料，以致能降低電力耗損。 [參考] [專利文件]
[專利文件1]日本公開專利申請書第2010-282721號
然而，在傳統的算術電路中，由於傳統算術電路的儲存手段是揮發性的，因此必須將待儲存之算術電路的資料分開儲存在非揮發性儲存電路中。於是在保存資料時會耗損電力；因此，傳統算術電路之電力耗損並非夠低的。
此外，傳統算術電路具有的問題在於儲存手段包括大量的元件且電路具有大面積。
本發明之一實施例的一目標在於降低電力耗損。本發明之一實施例的另一目標在於減少電力耗損及電路面積。
本發明之一實施例提出一種算術電路，具有進行一邏輯運算處理並儲存關於邏輯運算處理之結果的資料之功能，其配置如下。算術電路包括一算術部、一第一電晶體，控制是否將一輸出信號之電位設成對應於算術部中的邏輯運算處理之結果的電位、及一第二電晶體，控制是否將此輸出信號之電位設成對應於參考電位之電位。另外，使用具有低閉路狀態電流之場效型電晶體作為第一和第二電晶體之各者。
在上述算術電路中，藉由關閉第一和第二電晶體，可將資料保持在算術電路中。再者，藉由維持第一和第二電晶體的閉路狀態，可長時間的儲存資料。
本發明之一實施例係為一種算術電路，其具有之功能為：基於一輸入信號進行一邏輯運算處理、保持對應於邏輯運算處理之結果的電位作為已儲存資料、並輸出具有對應於已儲存資料之值的信號作為一輸出信號。算術電路包括一進行邏輯運算處理的算術部、一第一場效型電晶體，控制是否將已儲存資料之電位設成對應於邏輯運算處理之結果的電位、及一第二場效型電晶體，控制是否將已儲存資料之電位設成一參考電位。另外，第一和第二場效型電晶體之各者的每微米通道寬度之閉路狀態電流係小於或等於10 aA。
根據本發明之實施例，可在抑制電力耗損的情況下保持資料；因此，可降低電力耗損。
以下將參考圖來說明描述本發明之實施例的實例。請注意本領域之熟知技藝者將輕易了解到在不脫離本發明的宗旨及範圍下可以各種方式修改實施例的細節。因此，本發明不應受限於以下實施例的說明。
請注意不同實施例中的內容可適當地彼此結合。此外，不同實施例中的內容可彼此替代。
再者，使用如「第一」和「第二」之序數以避免元件之間的混淆且不會限制每個元件的數量。 (實施例1)
本實施例將顯示一種算術電路之實例，其包括儲存手段並具有進行邏輯運算處理和儲存關於邏輯運算處理之結果的資料之功能。
將參考第1A至1C圖來說明本實施例中的算術電路之實例。
第1A圖之算術電路包括算術部111、電晶體121、電晶體122、及反向器131。第1A圖之算術電路具有基於一輸入信號InA來進行邏輯運算處理和輸出具有對應於邏輯運算處理之結果的電位之信號作為一輸出信號OutQ的功能。
算術部111具有進行邏輯運算處理的功能。輸入信號InA會輸入至算術部111。請注意可使用彼此不同之複數個輸入信號InA。
算術部111包括一信號輸入端、一第一端、及一第二端。在此，輸入信號InA會輸入至信號輸入端，電位Vb會提供至第二端，且算術部111基於輸入至信號輸入端的輸入信號InA來進行邏輯運算處理。另外，算術部111基於邏輯運算處理之結果在第一端與第二端之間切換導電狀態或非導電狀態。
電晶體121具有控制是否將輸出信號OutQ之電位設成對應於算術部111中的邏輯運算處理之結果的電位。
電晶體121的實例係為場效型電晶體。在此，電晶體121之源極和汲極之其一者的電位係依照算術部111中的邏輯運算處理之結果來設定。再者，例如，時脈信號CLK1會輸入至電晶體121之閘極；然而，並未限定，可將另一信號或電壓施加到電晶體121之閘極，如此能改變電晶體121的狀態。
電晶體122具有控制是否將輸出信號OutQ之電位設成一參考電位的功能。
電晶體122的實例係為場效型電晶體。在此，將當作參考電位之電位Va提供至電晶體122之源極和汲極之其一者。電晶體122之源極和汲極之另一者係電性連接電晶體121之源極和汲極之另一者；連接部係稱為節點FN。再者，例如，時脈信號CLK2會輸入至電晶體122之閘極；然而，並未限定，可將另一信號或電壓施加到電晶體122之閘極，如此能改變電晶體122的狀態。在第1A圖之算術電路中，輸出信號OutQ的電位值係依照節點FN之電位來設定。
又，電晶體121和122各會是一種具有低閉路狀態電流的電晶體。在此例中，電晶體的每微米通道寬度之閉路狀態電流為10 aA(1×10^-17A)以下，最好是1 aA(1×10^-18A)以下，更好是10 zA(1×10^-20A)以下，再更好是1 zA(1×10^-21A)以下，又再更好是100 yA(1×10^-22A)以下。
作為上述具有低閉路狀態電流之電晶體，可能使用包括形成通道的氧化物半導體層且具有比矽寬之能隙的電晶體，例如，2 eV以上，最好是2.5 eV以上，更好是3 eV以上。具有寬能隙的電晶體之實例係包括形成通道的氧化物半導體層之場效型電晶體。
請注意在第1A圖中，電晶體121和122各以包括氧化物半導體層的電晶體之電路符號來表示作為實例，但並不以此電晶體為限。
請注意電位Va和Vb之其一者係高電源電位Vdd，而另一者係低電源電位Vss。高電源電位Vdd具有比低電源電位Vss相對較高的值，而低電源電位Vss具有比高電源電位Vdd相對較低的值。例如，電位Va和Vb的值可能會依據電晶體的導電類型而互換。再者，可使用電位Va和Vb之間的差值作為電源電壓。
例如，可使用相位係從時脈信號CLK2之相位延遲不到一週期的時脈信號作為時脈信號CLK1。
反向器131具有輸出具有對應於節點FN電位之電位的信號之功能。在第1A圖之算術電路中，從反向器131輸出的信號係為輸出信號OutQ。具有節點FN之電位的信號係輸入至反向器131，且反向器131輸出具有對應於輸入信號之電位的輸出信號OutQ。請注意不一定要設置反向器131，只要電荷能保持在節點FN上即可。例如，可設置開關或緩衝器來取代反向器131。
接下來，將參考第1B及1C圖所示之時序圖來說明驅動第1A圖之算術電路的方法實例作為驅動本實施例之算術電路的方法實例。在此，例如，電晶體121和122係為包括上述氧化物半導體層的n通道場效型電晶體。此外，時脈信號CLK1和CLK2的高準位電位係稱為電位VH，而時脈信號CLK1和CLK2的低準位電位係稱為電位VL。另外，電位Va係為電源電位Vdd，而電位Vb係為接地電位Vgnd。
首先，維持電晶體121的閉路狀態，並導通電晶體122。例如，在第1B及1C圖之週期T11中，藉由將時脈信號CLK1設為低準位來維持電晶體121的閉路狀態，並藉由將時脈信號CLK2設為高準位來導通電晶體122。
此時，節點FN之電位值變得與電位Va相同。於是，預充電節點FN。再者，輸出信號OutQ會在低準位。
接著，導通電晶體121並關閉電晶體122。例如，在第1B及1C圖之週期T11之後的週期T12中，藉由將時脈信號CLK1設為高準位來導通電晶體121，並藉由將時脈信號CLK2設為低準位來關閉電晶體122。
此時，節點FN之電位係依照算術部111中的邏輯運算處理之結果來設定。例如，如第1B圖之週期T12所示，在算術部111的第一端和第二端依照算術部111中的邏輯運算處理之結果被帶進傳導狀態且將電晶體121之源極和汲極之其一者的電位設為電位Vb之情況下，會逐漸釋放在節點FN上的電荷，且當節點FN之電位變成低於或等於電位Vx時，輸出信號OutQ會從低準位變成高準位。之後，節點FN之電位變得與電位Vb相同。再者，如第1C圖之週期T12所示，在算術部111中的第一端和第二端係處於非傳導狀態的情況下，輸出信號OutQ會維持在低準位。以此方式，算術處理可經過週期T11和T12基於輸入信號InA來進行。
第1A圖所示之算術電路也具有儲存資料的功能。例如，在第1B及1C圖之週期T12之後的週期T13中，藉由關閉電晶體121並維持電晶體122的閉路狀態，算術電路可保持節點FN上的電位作為已儲存資料。此時，亦保持輸出信號OutQ的電位。
另外，在電晶體121和122各為常閉型電晶體之情況下，會停止供應電源電壓給算術電路。為了停止供應電源電壓給算術電路，首先，將時脈信號CLK1和CLK2設為低準位並接著停止供應時脈信號CLK1和CLK2給算術電路。之後，停止供應電源電壓給算術電路。
此時，電晶體121和122之閘極的電位值變得與低準位相同，使得電晶體121和122被帶進閉路狀態。然而，仍然保持算術電路中之已儲存資料的值(節點FN的電位)。
上述說明係驅動第1A圖之算術電路的方法實例。
第1A圖之算術電路可基於算術部111的配置進行各種邏輯運算。第1A圖之算術電路的配置實例係繪示於第2圖、第3A至3C圖，及第4A至4C圖中。
第2圖之算術電路係為進行NOT運算的算術電路之實例。在第2圖之算術電路中，算術部111包括為p通道場效型電晶體的電晶體151，以便進行NOT運算。在此例中，電晶體151之源極和汲極之其一者係電性連接電晶體121之源極和汲極之其一者，電位Vb係提供至電晶體151之源極和汲極之另一者，且輸入信號InA係輸入至電晶體151之閘極。
第3A圖之算術電路係為進行AND運算的算術電路之實例。在第3A圖之算術電路中，算術部111包括為n通道場效型電晶體的電晶體161和電晶體162，以便進行AND運算。在此例中，電晶體161之源極和汲極之其一者係電性連接電晶體121之源極和汲極之其一者，且輸入信號InA_1係輸入至電晶體161之閘極。又，電晶體162之源極和汲極之其一者係電性連接電晶體161之源極和汲極之另一者，電位Vb係提供至電晶體162之源極和汲極之另一者，且輸入信號InA_2係輸入至電晶體162之閘極。
第3B圖之算術電路係為進行OR運算的算術電路之實例。在第3B圖之算術電路中，算術部111包括為p通道場效型電晶體的電晶體171和電晶體172，以便進行OR運算。在此例中，電晶體171之源極和汲極之其一者係電性連接電晶體121之源極和汲極之其一者，電位Vb係提供至電晶體171之源極和汲極之另一者，且輸入信號InA_1係輸入至電晶體171之閘極。又，電晶體172之源極和汲極之其一者係電性連接電晶體121之源極和汲極之其一者，電位Vb係提供至電晶體172之源極和汲極之另一者，且輸入信號InA_2係輸入至電晶體172之閘極。
第3C圖之算術電路係為進行ENOR運算的算術電路之實例。在第3C圖之算術電路中，算術部111包括為n通道場效型電晶體的電晶體181和電晶體182、及為p通道場效型電晶體的電晶體183和電晶體184以便進行ENOR運算。在此例中，電晶體181之源極和汲極之其一者係電性連接電晶體121之源極和汲極之其一者，且輸入信號InA_1係輸入至電晶體181之閘極。又，電晶體182之源極和汲極之其一者係電性連接電晶體181之源極和汲極之另一者，電位Vb係提供至電晶體182之源極和汲極之另一者，且輸入信號InA_2係輸入至電晶體182之閘極。再者，電晶體183之源極和汲極之其一者係電性連接電晶體121之源極和汲極之其一者，且輸入信號InA_1係輸入至電晶體183之閘極。又，電晶體184之源極和汲極之其一者係電性連接電晶體183之源極和汲極之另一者，電位Vb係提供至電晶體184之源極和汲極之另一者，且輸入信號InA_2係輸入至電晶體184之閘極。
請注意如第4A圖所示，藉由以p通道場效型電晶體來取代第3A圖中的電晶體161和162，算術電路可進行NAND運算。另外，如第4B圖所示，藉由以n通道場效型電晶體來取代第3B圖中的電晶體171和172，算術電路可進行NOR運算。再者，如第4C圖所示，藉由以p通道場效型電晶體來取代第3C圖中的電晶體182並以n通道場效型電晶體來取代第3C圖中的電晶體184，算術電路可進行EOR運算。
本實施例之算術電路的實例並不受限於上述配置；例如，第1A至1C圖、第2圖、第3A至3C圖、及第4A至4C圖之任一者所示之複數個算術電路可包括在輸出複數個信號作為輸出信號的算術電路中。
如參考第1A至1C圖、第2圖、第3A至3C圖、及第4A至4C圖所述，本實施例所例示之算術電路包括進行邏輯運算處理的算術部、控制是否將輸出信號之電位設成對應於算術部中的邏輯運算處理之結果之電位的第一電晶體(例如，電晶體121)、及控制是否將輸出信號之電位設成對應於參考電位之電位的第二電晶體(例如，電晶體122)，藉此具有進行邏輯運算處理和儲存資料的功能。例如，藉由關閉第一和第二電晶體，可將資料儲存在算術電路中而不須使用儲存電容器等。上述結構不需要算術電路之互補結構，因此，算術電路可具有比使用CMOS電路之情況下更少數量的電晶體。此外，沒有互補結構之算術電路可具有比使用CMOS電路之情況下更少數量的信號線，能使得電路面積減少。再者，沒有互補結構之算術電路可具有比使用CMOS電路之情況下更低的通過電流，能使得電力耗損降低。
在根據本實施例之算術電路的實例中，係使用具有低閉路狀態電流的場效型電晶體作為第一和第二電晶體之各者，因此，處於閉路狀態的電晶體可具有降低的洩漏電流。藉此，可長時間保持資料且不須將資料分開儲存在非揮發性儲存電路中；於是，可增加運作速度並可降低電力耗損。
表格1顯示在MRAM中使用之磁性隧道接合元件(亦稱為MTJ元件)與包括具有氧化物半導體的電晶體和具有矽半導體的電晶體之堆疊(亦稱為OS/Si)之上述非揮發性儲存電路之間的比較。
MTJ元件的不利之處在於當因為使用磁性材料而使溫度為居里溫度或更高時，會失去磁性。此外，由於採用電流驅動，故MTJ元件會與矽雙極裝置相容；然而，雙極裝置不適用於高度整合。再者，MTJ元件的問題在於，由於記憶體電容量增加，故MTJ元件的電力耗損會隨著寫入電流的增加而增加。
MTJ元件對磁場具有低阻抗，以致於當MTJ元件暴露於高磁場時，很可能改變自旋方向。另外，由於奈米化用於MTJ元件的磁性主體而會造成磁波動。
MTJ元件之每位元的材料成本是昂貴的。
另一方面，在本實施例中使用氧化物半導體形成的電晶體具有類似於矽MOSFET的元件結構及運作原理，除了通道的半導體材料為金屬氧化物以外。再者，使用氧化物半導體形成的電晶體不會受到磁場的影響，且不會造成軟性誤差。這顯示出電晶體與矽積體電路係高度相容的。 (實施例2)
本實施例將顯示為一全加器的算術電路之實例，作為實施例1中的算術電路之另一實例。
首先，將參考第5A及5B圖來說明本實施例中的算術電路之配置實例。
信號A、信號B、及信號C(來自較低位的進位信號)係作為輸入至第5A圖之算術電路的輸入信號InA，且第5A圖之算術電路具有基於信號A、B、及C進行加法處理並輸出信號C⁺(對隨後位的進位信號)和信號S(加法結果之信號)作為輸出信號OutQ的功能。
第5A圖之算術電路包括算術部311、電晶體321_1、電晶體322_1、反向器331_1、電晶體321_2、電晶體322_2、及反向器331_2。
算術部311具有進行邏輯運算處理的功能。信號A、B、及C係輸入至算術部311。
電晶體321_1具有控制是否將信號C⁺之電位設成對應於算術部311中的邏輯運算處理之結果之電位的功能。
電晶體321_1係為n通道場效型電晶體。時脈信號CLK1會輸入至電晶體321_1之閘極。電晶體321_1之源極和汲極之其一者係電性連接算術部311。
電晶體322_1具有控制是否將信號C⁺之電位設成對應於參考電位之電位的功能。
電晶體322_1係為n通道場效型電晶體。時脈信號CLK2會輸入至電晶體322_1之閘極，且電源電位Vdd會提供給電晶體322_1之源極和汲極之其一者。電晶體322_1之源極和汲極之另一者係電性連接電晶體321_1之源極和汲極之另一者；連接部係稱為節點FN_31。
反向器331_1具有輸出具有對應於節點FN_31之電位的電位之信號的功能。此時，反向器331_1輸出信號C⁺作為輸出信號。
電晶體321_2具有控制是否將信號S之電位設成對應於算術部311中的邏輯運算處理之結果之電位的功能。
電晶體321_2係為n通道場效型電晶體。時脈信號CLK1會輸入至電晶體321_2之閘極。電晶體321_2之源極和汲極之其一者係電性連接算術部311。
電晶體322_2具有控制是否將信號S之電位設成對應於參考電位之電位的功能。
電晶體322_2係為n通道場效型電晶體。時脈信號CLK2會輸入至電晶體322_2之閘極，且電源電位Vdd會提供給電晶體322_2之源極和汲極之其一者。電晶體322_2之源極和汲極之另一者係電性連接電晶體321_2之源極和汲極之另一者；連接部係稱為節點FN_32。
反向器331_2具有輸出具有對應於節點FN_32之電位的電位之信號的功能。此時，反向器331_2輸出信號S作為輸出信號。
電晶體321_1、322_1、321_2、及322_2的實例各為可作為第1A圖之電晶體121和122的任一場效型電晶體。請注意在第5A圖中，電晶體321_1、322_1、321_2、及322_2各係以用於包括氧化物半導體層的電晶體之電路符號來表示，但並不以此電晶體為限。
例如，可使用相位係從時脈信號CLK2之相位延遲不到一週期的時脈信號作為時脈信號CLK1。
接下來將顯示算術部311的配置實例。
第5A圖中的算術部311包括電晶體351、電晶體352、電晶體353、電晶體354、電晶體355、電晶體356、電晶體357、電晶體358、電晶體359、電晶體360、電晶體361、電晶體362、電晶體363、電晶體364、電晶體365、及電晶體366。
電晶體351係為n通道場效型電晶體。電晶體351之源極和汲極之其一者係電性連接電晶體321_1之源極和汲極之其一者，且信號A會輸入至電晶體351之閘極。
電晶體352係為n通道場效型電晶體。電晶體352之源極和汲極之其一者係電性連接電晶體321_1之源極和汲極之其一者，且信號B會輸入至電晶體352之閘極。
電晶體353係為n通道場效型電晶體。電晶體353之源極和汲極之其一者係電性連接電晶體351之源極和汲極之另一者和電晶體352之源極和汲極之另一者。接地電位Vgnd會提供給電晶體353之源極和汲極之另一者，且信號C會輸入至電晶體353之閘極。
電晶體354係為n通道場效型電晶體。電晶體354之源極和汲極之其一者係電性連接電晶體321_1之源極和汲極之其一者，且信號A會輸入至電晶體354之閘極。
電晶體355係為n通道場效型電晶體。電晶體355之源極和汲極之其一者係電性連接電晶體354之源極和汲極之另一者，且信號B會輸入至電晶體355之閘極。
電晶體356係為n通道場效型電晶體。電晶體356之源極和汲極之其一者係電性連接電晶體355之源極和汲極之另一者。接地電位Vgnd會提供給電晶體356之源極和汲極之另一者，且為信號C之反向信號的信號CB會輸入至電晶體356之閘極。例如，信號CB可透過藉由使用反向器或之類來反向信號C而產生。
電晶體357係為n通道場效型電晶體。電晶體357之源極和汲極之其一者係電性連接電晶體321_2之源極和汲極之其一者，且信號A會輸入至電晶體357之閘極。
電晶體358係為n通道場效型電晶體。電晶體358之源極和汲極之其一者係電性連接電晶體321_2之源極和汲極之其一者，且信號B會輸入至電晶體358之閘極。
電晶體359係為n通道場效型電晶體。電晶體359之源極和汲極之其一者係電性連接電晶體357之源極和汲極之另一者和電晶體358之源極和汲極之另一者。為信號A之反向信號的信號AB會輸入至電晶體359之閘極。例如，信號AB可透過藉由使用反向器或之類來反向信號A而產生。
電晶體360係為n通道場效型電晶體。電晶體360之源極和汲極之其一者係電性連接電晶體357之源極和汲極之另一者和電晶體358之源極和汲極之另一者。為信號B之反向信號的信號BB會輸入至電晶體360之閘極。例如，信號BB可透過藉由使用反向器或之類來反向信號B而產生。
電晶體361係為n通道場效型電晶體。電晶體361之源極和汲極之其一者係電性連接電晶體359之源極和汲極之另一者和電晶體360之源極和汲極之另一者。接地電位Vgnd會提供給電晶體361之源極和汲極之另一者，且信號C會輸入至電晶體361之閘極。
電晶體362係為n通道場效型電晶體。電晶體362之源極和汲極之其一者係電性連接電晶體321_2之源極和汲極之其一者，且信號A會輸入至電晶體362之閘極。
電晶體363係為n通道場效型電晶體。電晶體363之源極和汲極之其一者係電性連接電晶體321_2之源極和汲極之其一者，且信號AB會輸入至電晶體363之閘極。
電晶體364係為n通道場效型電晶體。電晶體364之源極和汲極之其一者係電性連接電晶體362之源極和汲極之另一者，且信號B會輸入至電晶體364之閘極。
電晶體365係為n通道場效型電晶體。電晶體365之源極和汲極之其一者係電性連接電晶體363之源極和汲極之另一者，且信號BB會輸入至電晶體365之閘極。
電晶體366係為n通道場效型電晶體。電晶體366之源極和汲極之其一者係電性連接電晶體364之源極和汲極之另一者和電晶體365之源極和汲極之另一者。接地電位Vgnd會提供給電晶體366之源極和汲極之另一者，且信號CB會輸入至電晶體366之閘極。
作為電晶體351至366，可能使用各包括形成通道的氧化物半導體層並包括屬於元素週期表第14族(例如，矽)之半導體的電晶體。在此例中，半導體層可以是單晶半導體層、多晶半導體層、微晶半導體層、或非晶半導體層。
電晶體351至366皆為n通道電晶體；因此，能減少製造步驟的數目。
請注意被輸入相同信號的電晶體閘極可彼此電性連接。另外，被供應相同電位的電晶體端係彼此電性連接。
接下來，將說明驅動第5A圖之算術電路的方法實例作為驅動本實施例之算術電路的方法實例。在此，例如，資料信號(信號A、B、C、C⁺、及S)係為數位信號，在高準位的資料信號之電位係稱為資料(1)，而在低準位的資料信號之電位係稱為資料(0)。此外，當資料信號之電位等於電源電位Vdd時，則資料信號在高準位，而當資料信號等於接地電位Vgnd時，則資料信號在低準位。
首先，維持電晶體321_1和321_2的閉路狀態，並導通電晶體322_1和322_2。例如，藉由將時脈信號CLK1設為低準位來維持電晶體321_1和321_2的閉路狀態，並藉由將時脈信號CLK2設為高準位來導通電晶體322_1和322_2。
此時，節點FN_31和FN_32之電位值各變得與電位Va相同。於是，預充電節點FN_31和FN_32。另外，信號C⁺和S在低準位。
之後，關閉電晶體322_1和322_2，並導通電晶體321_1和321_2。例如，藉由將時脈信號CLK1設為高準位來導通電晶體321_1和321_2，並藉由將時脈信號CLK2設為低準位來關閉電晶體322_1和322_2。
此時，節點FN_31和FN_32之電位係依照算術部311中的邏輯運算處理之結果來設定。信號C⁺和S的值係取決於信號A、B、及C的值而定。第5B圖顯示信號A、B、C、C⁺、及S的值之間的關係之真值表。
例如，如第5B圖所示，在信號A、B、及C之間為高準位(資料(1))之信號的數量為兩個以上之情況下，將信號C⁺設為高準位(資料(1))，而在信號A、B、及C之間為高準位(資料(1))之信號的數量為一個以下之情況下，將信號C⁺設為低準位(資料(0))。又，在信號A、B、及C之間為高準位(資料(1))之信號的數量為奇數之情況下，將信號S設為低準位(資料(0))，而在其他情況下，將信號S設為高準位(資料(1))。
第5A圖所示之算術電路也具有儲存資料的功能。例如，藉由關閉電晶體321_1和321_2，算術電路會保持節點FN_31的電位作為已儲存資料M1和保持節點FN_32的電位作為已儲存資料M2。此時，亦保持信號C⁺和S的電位。
另外，在電晶體321_1、321_2、322_1、和322_2各為常閉型電晶體之情況下，可停止供應電源電壓至算術電路。為了停止供應電源電壓至算術電路，首先，將時脈信號CLK1和CLK2設為低準位並接著停止供應時脈信號CLK1和CLK2至算術電路。然後，停止供應電源電壓至算術電路。
此時，電晶體321_1、321_2、322_1、和322_2之閘極的電位值變得與低準位相同，使得電晶體321_1、321_2、322_1、和322_2被帶進閉路狀態。然而，仍然保持算術電路中之已儲存資料M1(節點FN_31之電位)和已儲存資料M2(節點FN_32之電位)的值。
上述說明係驅動第5A圖之算術電路的方法實例。
請注意本實施例之算術電路的實例並不受限於上述配置；例如，如第6圖所示，有可能以p通道場效型電晶體來取代第5A圖之算術部311中的電晶體356、359、360、363、365、及366。
在此例中，信號C(取代信號CB)會輸入至電晶體356之閘極。信號A(取代信號AB)會輸入至電晶體359之閘極。信號B(取代信號BB)會輸入至電晶體360之閘極。信號A(取代信號AB)會輸入至電晶體363之閘極。信號B(取代信號BB)會輸入至電晶體365之閘極。信號C(取代信號CB)會輸入至電晶體366之閘極。
請注意第5A圖之算術電路的說明可參考關於與第5A圖之算術電路相同的元件。又，驅動第5A圖之算術電路的方法實例之說明可參考驅動第6圖之算術電路的方法實例說明。
如第6圖所示，算術部311係由n通道和p通道場效型電晶體組成，於是信號A、B、及C之反向信號是非必要的，並可減少輸入信號的數量。另外，可減少如反向器之電路的數量；於是，算術電路甚至可具有更小的電路面積。
如參考第5A和5B圖、及第6圖所述，本實施例所例示之算術電路包括進行邏輯運算處理的算術部、控制是否將信號C⁺之電位設成對應於算術部中的邏輯運算處理之結果之電位的第一電晶體(例如，電晶體321_1)、控制是否將信號C⁺之電位設成對應於參考電位之電位的第二電晶體(例如，電晶體322_1)，控制是否將信號S之電位設成對應於算術部中的邏輯運算處理之結果之電位的第三電晶體(例如，電晶體321_2)、及控制是否將信號S之電位設成參考電位的第四電晶體(例如，電晶體322_2)，藉此具有進行加法處理和儲存資料的功能。上述結構不需要算術電路之互補結構；因此，算術電路可具有比使用CMOS電路之情況下更少數量的電晶體。此外，沒有互補結構之算術電路可具有比使用CMOS電路之情況下更少數量的信號線，能使得電路面積減少。再者，沒有互補結構之算術電路可具有比使用CMOS電路之情況下更低的通過電流，能使得電力耗損降低。
在根據本實施例之算術電路的實例中，係使用具有低閉路狀態電流的場效型電晶體作為第一至第四電晶體之各者；因此，處於閉路狀態的電晶體可具有降低的洩漏電流。藉此，不須將資料分開儲存在非揮發性儲存電路中；於是，可增加運作速度並可降低電力耗損。 (實施例3)
本實施例將顯示包括氧化物半導體層且可適用於以上實施例之算術電路中的電晶體之場效型電晶體的實例。
將參考第7A及7B圖來說明本實施例之電晶體的結構實例。
第7A圖所示之電晶體包括導電層601_a、絕緣層602_a、半導體層603_a、導電層605a_a、及導電層605b_a。
半導體層603_a包括區域604a_a和區域604b_a。區域604a_a和區域604b_a係彼此分開設置並摻有一摻雜物。請注意區域604a_a和區域604b_a之間的區域係當作通道形成區。半導體層603_a係設置在元件形成層600_a上。請注意並不一定要設置區域604a_a和區域604b_a。
導電層605a_a和導電層605b_a係設置在半導體層603_a上並電性連接半導體層603_a。導電層605a_a和605b_a之側表面係錐形的。
導電層605a_a與部分的區域604a_a重疊；然而，本實施例並不侷限於此結構。當導電層605a_a與部分的區域604a_a重疊時，導電層605a_a和區域604a_a之間的阻抗會變低。又，半導體層603_a與導電層605a_a重疊的區域可以是全部的區域604a_a。
導電層605b_a與部分的區域604b_a重疊；然而，本實施例並不侷限於此結構。當導電層605b_a與部分的區域604b_a重疊時，導電層605b_a和區域604b_a之間的阻抗會變低。又，半導體層603_a與導電層605b_a重疊的區域可以是全部的區域604b_a。
絕緣層602_a係設置在半導體層603_a、導電層605a_a、及導電層605b_a上。
導電層601_a係設置在部分的絕緣層602_a上，並與半導體層603_a重疊，其中有絕緣層602_a置於之間。半導體層603_a和導電層601_a重疊(絕緣層602_a置於之間)的區域係當作通道形成區。
第7B圖所示之電晶體包括導電層601_b、絕緣層602_b、半導體層603_b、導電層605a_b、導電層605b_b、絕緣層606a、絕緣層606b、及絕緣層607。
半導體層603_b包括區域604a_b和區域604b_b。區域604a_b和區域604b_b係彼此分開設置並摻有一摻雜物。例如，半導體層603_b係設置在導電層605a_b和605b_b及元件形成層600_b上，並電性連接導電層605a_b和605b_b。請注意並不一定要設置區域604a_b和區域604b_b。
絕緣層602_b係設置在部分的半導體層603_b上。
導電層601_b係設置在部分的絕緣層602_b上，並與半導體層603_b重疊，其中有絕緣層602_b置於之間。半導體層603_b和導電層601_b重疊(絕緣層602_b置於之間)的區域係當作電晶體的通道形成區。請注意絕緣層可設置在導電層601_b上。
絕緣層606a係設置在絕緣層602_b上並接觸導電層601_b之一對側表面之其一者。
絕緣層606b係設置在絕緣層602_b上並接觸導電層601_b之成對側表面之另一者。
請注意區域604a_b和604b_b與絕緣層606a和606b重疊(絕緣層602_b置於之間)之部分的摻雜物濃度可能低於區域604a_b和604b_b不與絕緣層606a和606b重疊之部分的摻雜物濃度。
導電層605a_b和605b_b係設置在半導體層603_b上。
導電層605a_b係電性連接區域604a_b並接觸絕緣層606a。
導電層605b_b係電性連接區域604b_b並接觸絕緣層606b。
絕緣層607係設置在導電層601_b、導電層605a_b和605b_b、及絕緣層606a和606b上。
接著，將說明第7A及7B圖所示之元件。
例如，可使用絕緣層或具有絕緣表面的基板作為元件形成層600_a和600_b。另外，可使用事先在上方形成元件的層作為元件形成層600_a和600_b。
導電層601_a和601_b之各者具有電晶體之閘極的功能。請注意當作電晶體之閘極的層可稱為閘極或閘極佈線。
可能使用例如一層如鉬、鎂、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧的金屬材料或包含任何這些材料作為主要成分的合金材料來作為導電層601_a和601_b。此外，導電層601_a和601_b可以是包含可適用於導電層601_a和601_b之材料的層之堆疊。
絕緣層602_a和602_b之各者具有電晶體之閘絕緣層的功能。
絕緣層602_a和602_b之各者可以是例如氧化矽層、氮化矽層、氧氮化矽層、氧化氮矽層、氧化鋁層、氮化鋁層、氧氮化鋁層、氧化氮鋁層、氧化鉿層、或氧化鑭層。此外，絕緣層602_a和602_b可以是包含可適用於絕緣層602_a和602_b之材料的層之堆疊。
替代地，可使用包含例如屬於週期表中第13族元素及氧之材料的絕緣層來作為絕緣層602_a和602_b。例如，當半導體層603_a和603_b包含第13族元素時，使用包含第13族元素的絕緣層作為與半導體層603_a和603_b接觸的絕緣層會使得絕緣層與氧化物半導體層之間的介面之狀態良好。
含有第13族元素及氧的材料之例子包括氧化鎵、氧化鋁、氧化鎵鋁、及氧化鋁鎵。請注意氧化鎵鋁係指在原子百分比中鋁含量高於鎵含量的物質，而氧化鋁鎵係指在原子百分比中鎵含量高於或等於鋁含量的物質。例如，可能使用以Al₂O_x(x=3+α，其中α大於0且小於1)、Ga₂O_x(x=3+α，其中α大於0且小於1)、或Ga_xAl_2-xO_3+α(x大於0且小於2以及α大於0且小於1)表示的材料。
絕緣層602_a和602_b會是可適用於絕緣層602_a和602_b之材料的層之堆疊。例如，絕緣層602_a和602_b會是包含以Ga₂O_x表示的氧化鎵的層之堆疊。替代地，絕緣層602_a和602_b可以是包含以Ga₂O_x表示之氧化鎵的絕緣層及包含以Al₂O_x表示之氧化鋁的絕緣層之堆疊。
半導體層603_a和603_b之各者係當作內部形成電晶體之通道的層。可適用於半導體層603_a和603_b之氧化物半導體的例子為In基氧化物(例如，氧化銦)、Sn基氧化物(例如，氧化錫)、及Zn基氧化物(例如，氧化鋅)。
例如，亦可使用四成分金屬氧化物、三成分金屬氧化物、或兩成分金屬氧化物作為金屬氧化物。請注意可作為上述氧化物半導體的金屬氧化物可包括鎵來作為穩定劑，以減少特性變化。可作為上述氧化物半導體的金屬氧化物可包括錫來作為穩定劑。可作為上述氧化物半導體的金屬氧化物可包括鉿來作為穩定劑。可作為上述氧化物半導體的金屬氧化物可包括鋁來作為穩定劑。可作為上述氧化物半導體的金屬氧化物可包括下列一或多個為鑭系元素的材料作為穩定劑：鑭、鈰、鐠、釹、釤、銪、釓、鋱、鏑、鈥、鉺、銩、鐿、和鎦。此外，可作為氧化物半導體的金屬氧化物可包含氧化矽。
四成分金屬氧化物的例子包括In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物、及In-Hf-Al-Zn基氧化物。
三成分金屬氧化物的例子包括In-Ga-Zn基氧化物(亦稱為IGZO)、In-Sn-Zn基氧化物、In-Al-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、及In-Lu-Zn基氧化物的兩成分金屬氧化物的例子包括In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物、In-Sn基氧化物、及In-Ga基氧化物。
請注意例如，In-Ga-Zn基氧化物係指含In、Ga、及Zn的氧化物，且沒有限定In、Ga、及Zn的成分比。In-Ga-Zn基氧化物可包含除了In、Ga、及Zn之外的金屬元素。
可使用以InLO₃(ZnO)_m(m大於0)表示的材料作為氧化物半導體。這裡，InLO₃(ZnO)_m中的L代表選自Ga、Al、Mn、及Co之一或多個金屬元素。
可使用具有In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)之原子比的In-Ga-Zn基氧化物，或任何接近上面成分的氧化物作為氧化物半導體。此外，可使用具有In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)、或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)之原子比的In-Sn-Zn基氧化物，或任何接近上面成分的氧化物作為氧化物半導體。
沒有限定上述之材料，可根據所需之半導體特性(例如，移動率、臨界電壓、和變化)來使用具有適當成分的材料。為了得到所需之半導體特性，最好將載子濃度、雜質濃度、缺陷密度、金屬元素與氧之間的原子比、原子間的距離、密度等設成適當數值。
氧化物半導體可以是單晶或非單晶。在後者的情況下，氧化物半導體可以為非晶或多晶。另外，氧化物半導體可具有包括含有結晶性的部分之非晶結構或非非晶結構。
作為半導體層603_a和603_b，可能使用一層具有c軸對準的結晶(c軸對準結晶(CAAC))，其當從a-b平面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列。在晶體中，沿著c軸，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在a-b平面上a軸或b軸的方向不同(晶體以c軸為中心回轉)。
CAAC不是單晶，但這並不表示只由非晶成分組成CAAC。雖然CAAC包括晶化部分(結晶部分)，但在一些情況下，一個結晶部分與另一結晶部分的邊界是不能明顯區分的。
在CAAC中包括氧的情形下，可以氮取代部分包括在CAAC中的氧。包括在CAAC中的各結晶部分之c軸可朝向同一個方向(例如，垂直於在上方形成CAAC的基板面或CAAC之表面的方向)。或者，包括在CAAC中的各結晶部分之a-b平面的法線可朝向同一個方向(例如，垂直於在上方形成CAAC的基板面或CAAC之表面的方向)。
CAAC根據其組成或之類而變成導體、半導體或絕緣體。CAAC根據其組成或之類而傳送或不傳送可見光。
上述CAAC之例子係為形成膜狀的晶體，其從垂直於膜表面或基板之表面的方向觀察時具有三角形或六角形的原子排列，並且在觀察膜的剖面時，金屬原子排列為層狀或者金屬原子和氧原子(或氮原子)排列為層狀。
作為氧化物半導體，可能使用具有以In_PGa_QO_R(ZnO)_M(0<P<2、0<Q<2、且M=1至3)表示的成分之半導體材料作為包括具有以In_1+σGa_1-σO₃(ZnO)_M(0<σ<1且M=1至3)表示的成分之c軸對準結晶區的整個層。
例如，在半導體層603_a和603_b係包含CAAC的氧化物半導體層且電晶體之通道長度為30nm之情況下，即便半導體層603_a和603_b具有例如約為5nm的厚度，仍可防止短通道效應。
將參考第8A至8E圖、第9A至9C圖、第10A至10C圖、和第11A及11B圖來說明CAAC之結晶結構的實例。在第8A至8E圖、第9A至9C圖、第10A至10C圖、和第11A及11B圖中，除非有其他指明，否則垂直方向相當於c軸方向且垂直於c軸方向之平面相當於a-b平面。請注意「上半部」和「下半部」是指a-b平面上方的上半部和a-b平面下方的下半部(以a-b平面為邊界的上半部和下半部)。另外，在第8A至8E圖中，以圓圍住的O表示四配位O，而以雙重圓圍住的O表示三配位O。
第8A圖顯示包括一個六配位銦(六配位In)原子和靠近六配位In原子之六個四配位氧(四配位O)原子的結構。請注意包括一個金屬原子(如In原子)及接近此金屬原子之氧原子的結構係稱為小群組。在第8A圖中，為了方便而將八面體結構顯示成平面結構。三個四配位O原子各存在於第8A圖中的上半部和下半部。第8A圖中的小群組之電荷是0。
第8B圖顯示包括一個五配位Ga原子、靠近五配位Ga原子之三個三配位氧(三配位O)原子、和靠近五配位Ga原子之兩個四配位O原子的結構。三個三配位O原子都存在於a-b平面上。在第8B圖中，四配位O原子各存在於上半部和下半部。因為有五配位銦(五配位In)原子以及六配位In原子，因此第8B圖之結構可由五配位In原子、三個三配位O原子、及兩個四配位O原子組成。第8B圖中的小群組之電荷是0。
第8C圖顯示包括一個四配位鋅(四配位Zn)原子和靠近四配位Zn原子之四個四配位O原子的結構。第8C圖中的上半部具有一個四配位O原子，並且在下半部具有三個四配位O原子。或者，第8C圖中的上半部可具有三個四配位O原子，並且在下半部可具有一個四配位O原子。第8C圖中的小群組之電荷是0。
第8D圖顯示包括一個六配位錫(六配位Sn)原子和靠近六配位Sn原子之六個四配位O原子的結構。在第8D圖中，三個四配位O原子各存在於上半部和下半部。第8D圖中的小群組之電荷是+1。
第8E圖顯示包括兩個鋅原子的小群組。第8E圖的上半部和下半部各具有一個四配位O原子。第8E圖中的小群組之電荷是-1。
請注意複數個小群組構成一個中群組，且複數個中群組構成一個大群組(也稱為單位格)。
下面說明小群組之間之接合的規則。例如，第8A圖中的六配位In原子之上半部的三個四配位O原子各接合靠近並在上半部之四配位O原子下方的三個六配位In原子，且在下半部的三個四配位O原子各接合靠近並在下半部之四配位O原子上方的三個六配位In原子。五配位Ga原子之上半部的一個三配位O原子會接合靠近並在上半部之四配位O原子下方的一個五配位Ga原子，且在下半部的一個三配位O原子會接合靠近並在下半部之四配位O原子上方的一個五配位Ga原子。此外，四配位Zn原子之上半部的一個四配位O原子會接合靠近並在上半部之四配位O原子下方的一個四配位Zn原子，且在下半部的三個四配位O原子會接合靠近並在下半部之四配位O原子上方的三個四配位Zn原子。以此方式，在金屬原子上方的四配位O原子的數量等於在每個四配位O原子下方之靠近的金屬原子的數量。同樣地，在金屬原子下方的四配位O原子的數量等於在每個四配位O原子上方之靠近的金屬原子的數量。這裡，由於四配位O原子的配位數量是4，因此在O原子下方和上方之靠近的金屬原子之總數量為4。藉此，當在一個金屬原子上方之四配位O原子數量與在另一金屬原子下方之四配位O原子數量之總和為4時，可彼此接合兩種包括金屬原子的小群組。例如，在六配位金屬(In或Sn)原子透過下半部的三個四配位O原子接合之情形下，會接合五配位金屬原子或四配位金屬原子。
配位數為4、5或6的金屬原子係透過在c軸方向上的四配位O原子來接合另一個金屬原子。另外，可藉由結合複數個小群組來構成中群組，使得疊層結構的總電荷是0。
第9A圖顯示包括在In-Sn-Zn基氧化物之疊層結構中的中群組之模型。第9B圖顯示包括三個中群組的大群組。第9C圖顯示在從c軸方向觀看第9B圖所示之疊層結構之情形下的原子排列。
請注意在第9A圖中，為了簡單明瞭，省略了三配位O原子，並在圓圈中只顯示四配位O原子的數量；例如，以圈起來的3代表各存在Sn原子之上半部和下半部的三個四配位O原子。同樣地，在第9A圖中，以圈起來的1代表In原子之上半部和下半部各具有一個四配位O原子。第9A圖也顯示靠近下半部之一個四配位O原子與上半部之三個四配位O原子的Zn原子、以及靠近上半部之一個四配位O原子與下半部之三個四配位O原子的Zn原子。
包括在第9A圖之In-Sn-Zn基氧化物之疊層結構中的中群組具有下列結構。從頂端開始按照順序，各靠近上半部與下半部之三個四配位O原子的Sn原子會接合各靠近上半部與下半部之一個四配位O原子的In原子；In原子會接合靠近上半部之三個四配位O原子的Zn原子，並透過下半部的一個四配位O原子和Zn原子來接合各靠近上半部與下半部之三個四配位O原子的In原子；及In原子會接合包括兩個Zn原子並靠近上半部之一個四配位O原子的小群組，並透過小群組之下半部的一個四配位O原子來接合各靠近上半部與下半部之三個四配位O原子的Sn原子。接合複數個中群組，以構成大群組。
這裡，三配位O原子之一個鍵結的電荷和四配位O原子之一個鍵結的電荷可分別假設成-0.667和-0.5。例如，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位或六配位)Sn原子的電荷分別是+3、+2、及+4。因此，在包括Sn原子之小群組中的電荷是+1。所以，需要-1的電荷(與+1相消)來形成包括Sn原子的疊層結構。可舉出如第8E圖所示之包括兩個Zn原子的小群組來作為具有-1之電荷的結構。例如，透過一個包括兩個Zn原子的小群組，能消去一個包括Sn原子之小群組的電荷，使得疊層結構的總電荷為0。
再者，透過重複第9B圖的大群組之結構，可得到In-Sn-Zn基氧化物的結晶(In₂SnZn₃O₈)。可藉由In₂SnZn₂O₇(ZnO)_m(m是0或自然數)之組成式表示In-Sn-Zn基氧化物的疊層結構。
同樣適用使用本實施例所示之其他四成分金屬氧化物、三成分金屬氧化物、和兩成分金屬氧化物及其他金屬氧化物之情況。
第10A圖顯示包括在In-Ga-Zn基氧化物之疊層結構中的中群組之模型作為實例。
包括在第10A圖之In-Ga-Zn基氧化物之疊層結構中的中群組具有下列結構。從頂端開始按照順序，各靠近上半部與下半部之三個四配位O原子的In原子會接合靠近上半部之一個四配位O原子的Zn原子；Zn原子會透過Zn原子之下半部的三個四配位O原子來接合各靠近上半部與下半部之一個四配位O原子的Ga原子；及Ga原子會透過Ga原子之下半部的一個四配位O原子來接合各靠近上半部與下半部之三個四配位O原子的In原子。接合複數個中群組，以構成大群組。
第10B圖顯示包括三個中群組的大群組。第10C圖顯示在從c軸方向觀看第10B圖之疊層結構之情形下的原子排列。
這裡，由於(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位)Ga原子的電荷分別是+3、+2、+3，因此，包括In原子、Zn原子及Ga原子之任一者之小群組的電荷為0。所以，具有這些小群組之組合之中群組的總電荷永遠是0。
為了形成In-Ga-Zn基氧化物之疊層結構，不只可使用第10A圖之中群組也可使用不同於第10A圖之In原子、Ga原子及Zn原子之排列的中群組來構成大群組。
具體來說，當重複第10B圖所示的大群組時，可得到In-Ga-Zn基氧化物的結晶。請注意In-Ga-Zn基氧化物的疊層結構可表示成InGaO₃(ZnO)_n(n是自然數)之組成式。
例如，在n=1(InGaZnO₄)的情況中，可得到第11A圖所示的結晶結構。由於Ga和In能具有五個配位，如參考第8B圖所述，因此結晶結構可替代為以In代替第11A圖之結晶結構中的Ga之結構。
例如，在n=2(InGaZn₂O₅)的情況中，可得到第11B圖所示的結晶結構。由於Ga和In能具有五個配位，如參考第8B圖所述，因此結晶結構可替代為以In代替第11B圖之結晶結構中的Ga之結構。
上述為CAAC之結構實例。如CAAC之具有結晶性的氧化物半導體比非晶氧化物半導體具有較少缺陷。
第7A及7B圖所示之區域604a_a、區域604b_a、區域604a_b、及604b_b會摻有摻雜物並當作電晶體之源極和汲極。例如，可使用元素週期表中第13族之元素(例如，硼)、元素週期表中第15族之元素(例如，一或多個氮、磷、及砷)、及稀有氣體元素(例如，一或多個氦、氬、及氙)之至少一者作為摻雜物。當作電晶體之源極的區域可稱為源極區域，而當作電晶體之汲極的區域可稱為汲極區域。添加摻雜物到區域604a_a、區域604b_a、區域604a_b、及604b_b可降低區域和導電層之間的阻抗；於是，可縮小電晶體。
導電層605a_a、605b_a、605a_b、及605b_b係當作電晶體之源極和汲極。請注意當作電晶體之源極的層可稱為源極電極或源極佈線，而當作電晶體之汲極的層可稱為汲極電極或汲極佈線。
可使用例如一層如鋁、鎂、鉻、銅、鉭、鈦、鉬、或鎢的金屬材料或包含任何上述金屬材料作為主要成分的合金材料來形成導電層605a_a、605b_a、605a_b、及605b_b。例如，可使用一層包含銅、鎂、及鋁的合金材料來形成導電層605a_a、605b_a、605a_b、及605b_b。此外，導電層605a_a、605b_a、605a_b、及605b_b會是可適用於這些導電層的材料之堆疊。例如，可使用包括一層含銅、鎂、及鋁的合金材料及一含銅的層之堆疊來形成導電層605a_a、605b_a、605a_b、及605b_b。
或者，導電層605a_a、605b_a、605a_b、及605b_b會是一包含導電金屬氧化物的層。導電金屬氧化物的例子包括氧化銦、氧化錫、氧化鋅、氧化銦-氧化錫、及氧化銦-氧化鋅。請注意氧化矽可包含在適用於導電層605a_a、605b_a、605a_b、及605b_b的導電金屬氧化物中。
例如，可使用一層適用於絕緣層602_a和602_b的材料作為絕緣層606a和606b。替代地，可使用適用於絕緣層606a和606b的材料之堆疊來形成絕緣層606a和606b。
絕緣層607當作保護絕緣層，用來防止雜質進入電晶體。
例如，可使用一層適用於絕緣層602_a和602_b之材料作為絕緣層607。替代地，可使用適用於絕緣層607之材料之堆疊來形成絕緣層607。例如，可使用氧化矽層、氧化鋁層或之類來形成絕緣層607。例如，使用氧化鋁層作為絕緣層607能更有效地防止雜質進入半導體層603_b中且有效地防止半導體層603_b釋放出氧。
請注意本實施例之電晶體可具有一種結構，即絕緣層係設置在部分之當作通道形成層的半導體層上，且當作源極或汲極的導電層係設置以與氧化物半導體層重疊，其中有絕緣層置於之間。在此例中，絕緣層係當作保護電晶體之通道形成層的層(亦稱為通道保護層)。例如，可使用包含適用於絕緣層602_a和602_b之材料的層作為當作通道保護層的絕緣層。替代地，當作通道保護層的絕緣層可以是適用於絕緣層602_a和602_b的材料之堆疊。
再者，基底層可形成在元件形成層600_a和600_b上且電晶體可形成在基底層上。在此例中，例如，基底層會是一層適用於絕緣層602_a和602_b的材料。替代地，基底層可以是適用於絕緣層602_a和602_b之材料之堆疊。例如，作為基底層之氧化鋁層和氧化矽層之堆疊可防止基底層中的氧通過半導體層603_a和603b被釋放出。
接下來，將參考第12A至12E圖說明第7A圖之電晶體的製造方法之實例來作為本實施例之電晶體的製造方法之實例。第12A至12E圖係繪示第7A圖之電晶體的製造方法之剖面示意圖。
首先，如第12A圖所示，準備元件形成層600_a，且在元件形成層600_a上形成半導體層603_a。
例如，藉由濺射法形成適用於半導體層603_a之氧化物半導體材料的膜(這種膜亦稱為氧化物半導體膜)，藉此形成半導體層603_a。請注意氧化物半導體膜可在沉積之後被部分地蝕刻。此外，氧化物半導體膜可形成在稀有氣體氛圍、氧氛圍；或稀有氣體及氧的混合氛圍中。
可使用具有In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4之成分比(原子比)的氧化物靶材作為濺射靶材來形成氧化物半導體膜。具有上面成分比之任一者的氧化物靶材能形成高結晶性的氧化物半導體膜，並促進形成多晶體或CAAC。
此外，可使用具有In：Sn：Zn=1：2：2、2：1：3、1：1：1、或20：45：35的成分比(原子比)之氧化物靶材作為濺射靶材來形成氧化物半導體膜。具有上面成分比之任一者的氧化物靶材能形成高結晶性的氧化物半導體膜，並促進形成多晶體或CAAC。
再者，可使用具有In：Zn=50：1到1：2之成分比(莫耳比為In₂O₃：ZnO=25：1到1：4)，最好In：Zn=20：1到1：1(莫耳比為In₂O₃：ZnO=10：1到1：2)，更好是In：Zn=15：1到1.5：1(莫耳比為In₂O₃：ZnO=15：2到3：4)之氧化物靶材作為濺射靶材來形成In-Zn基氧化物膜。再者，當用於形成In-Zn基氧化物半導體膜的靶材之原子比係以In：Zn：O=S：U：R表示時，會滿足R>1.5S+U。增加In含量會使得電晶體之場效移動率(亦簡稱為移動率)提高。
在使用濺射法之情況下，半導體層603_a係形成在例如稀有氣體(典型的是氬)氛圍、氧氛圍、或稀有氣體及氧的混合氛圍中。在此例中，當半導體層603_a係形成在稀有氣體及氧的混合氛圍中時，氧含量最好高於稀有氣體含量。
當藉由濺射法形成膜時，最好充分地抑制來自於沉積室外部的洩漏及通過沉積室之內壁的脫氣，使得如氫、水分、氫氧化物、或氫化物(亦稱為氫化合物)之雜質不會包括在沉積膜中。
例如，在藉由濺射法形成膜之前，可在濺射設備之預熱室中進行預熱處理。藉由預熱處理，可排除上述雜質。
在藉由濺射法形成膜之前，例如有可能在氬、氮、氦、或氧氛圍中進行使用RF電源來將電壓施加於基板端(而非靶材端)的處理，並產生電漿以修改待形成膜的基板面(這種處理亦稱為反向濺射)。藉由反向濺射，可去除黏附於待形成膜的表面之粉狀物質(亦稱為微粒或灰塵)。
在藉由濺射法形成膜之情況下，可藉由捕集真空泵或之類來去除用於形成膜之沉積室中的殘留濕氣。例如，可使用低溫泵、離子泵、或鈦昇華泵來作為捕集真空泵。或者，可藉由裝有冷阱的渦輪分子泵來去除殘留在沉積室中的濕氣。藉由使用真空泵，可減少包括雜質的排氣回流。
例如，當使用從中去除上述雜質的高純度氣體作為濺射氣體時，可降低已沉積膜的雜質濃度。例如，最好使用具有-70℃以下之露點的氣體作為濺射氣體。
氧化物半導體膜可替代地藉由真空蒸氣沉積法、電漿加強化學沉積(PECVD)法、脈衝雷射沉積(PLD)法、原子層沉積(ALD)法、分子束磊晶(MBE)法或之類(取代濺射法)來形成。
在本實施例之電晶體的製造方法之實例中，例如以下列方式藉由蝕刻部分的膜來形成層：藉由光刻製程在部分的膜上形成抗蝕遮罩，且使用抗蝕遮罩來蝕刻膜，藉此形成層。請注意在本例中，抗蝕遮罩會在形成層之後被移除。
當形成包含CAAC的氧化物半導體層作為半導體層603_a時，則在形成氧化物半導體膜的元件形成層之溫度範圍是從100℃到600℃，最好是從150℃到550℃，更好是從200℃到500℃時，藉由濺射法形成氧化物半導體膜。在元件形成層之溫度很高時沉積氧化物半導體膜，以降低膜中的雜質濃度，可提高待製造的電晶體之場效移動率，並且可提高閘極偏壓應力的穩定性。另外，氧化物半導體膜中的原子排列係整齊有序的，其密度會提高，使得容易形成多晶體或CAAC。此外，多晶體或CAAC在氧氣氛圍中也容易藉由膜沉積來形成，因為如稀有氣體之非必要的原子不會進入到膜中。請注意可使用包括氧氣及稀有氣體的混合氣體氛圍。在此例中，氧氣的百分比高於或等於30 vol.%，最好是高於或等於50 vol.%，更好是高於或等於80 vol.%。氧化物半導體膜越薄，越可降低電晶體之短通道效應。
在此，氧化物半導體層之厚度範圍是1nm到40nm，最好是3nm到20nm。
在此例中，元件形成層600_a最好是平坦的。例如，元件形成層600_a之平均表面粗糙度最好是1 nm以下，更好是0.3 nm以下。藉由使元件形成層600_a更為平坦，可使CAAC氧化物半導體之移動率比非晶氧化物半導體之移動率更高。例如，元件形成層600_a可藉由化學機械研磨(CMP)及電漿處理之至少一者來壓平。這裡，電漿處理包括以稀有氣體離子在表面上進行濺射之處理及以蝕刻氣體在表面上進行蝕刻之處理。
然後，如第12B圖所示，在半導體層603_a上形成導電層605a_a和605b_a。
例如，藉由濺射法來形成適用於導電層605a_a和605b_a之材料的膜作為第一導電膜，並部分地蝕刻第一導電膜，藉此形成導電層605a_a和605b_a。
接著，如第12C圖所示，絕緣層602_a係形成與半導體層603_a接觸。
例如，在稀有氣體(典型的是氬)氛圍、氧氛圍、或稀有氣體及氧的混合氛圍中，能藉由透過濺射法沉積可適用於絕緣層602_a的膜來形成絕緣層602_a。在形成絕緣層602_a時之元件形成層600_a的溫度範圍最好是室溫到300℃。
在形成絕緣層602_a之前，可進行藉由使用諸如N₂O、N₂、或Ar之氣體的電漿處理以去除半導體層603_a之暴露表面上所吸附的水或之類。在進行電漿處理之情況下，絕緣層602_a最好是形成在電漿處理之後而不暴露於空氣中。
然後，在絕緣層602_a上形成導電層601_a。
例如，藉由濺射法來形成適用於導電層601_a之材料的膜作為第二導電膜，並部分地蝕刻第二導電膜，藉此形成導電層601_a。
再者，在第7A圖之電晶體的製造方法之實例中，例如以高於或等於600℃且低於或等於750℃，或高於或等於600℃且低於基板之應變點的溫度來進行加熱處理。例如，在形成氧化物半導體膜之後、在部分地蝕刻氧化物半導體膜之後、在形成第一導電膜之後、在部分地蝕刻第一導電膜之後、在形成絕緣層602_a之後、在形成第二導電膜之後、或在部分地蝕刻第二導電膜之後進行加熱處理。加熱處理排除半導體層603_a中如氫、水、氫氧化物、或氫化物之雜質。
請注意用於加熱處理之加熱處理設備可以是一種電爐或一種藉由來自如電阻加熱器的加熱器之熱傳導或熱輻射來加熱物體的設備。例如，可使用如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備的快速熱退火(RTA)設備。LRTA設備係為一種用來藉由如鹵素燈、金屬鹵素燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈的燈所發射出的光(電磁波)輻射來加熱物體的設備。GRTA設備係為一種使用高溫氣體來進行加熱處理的設備。可使用稀有氣體或透過加熱處理不與物體起反應之惰性氣體(例如，氮)來作為高溫氣體。
又，在進行加熱處理之後且當維持或降低加熱溫度時，可將高純度氧氣、高純度N₂O氣體、或超乾空氣(具有-40℃以下之露點，最好是-60℃以下)引進已進行加熱處理的電爐中。氧氣或N₂O氣體最好不包含水、氫等。引進加熱處理設備中的氧氣或N₂O氣體之純度最好是6N以上，更好是7N以上；亦即，氧氣或N₂O氣體之雜質濃度最好在1ppm以下，更好在0.1ppm以下。藉由氧氣或N₂O氣體之作用，氧會被供應到半導體層603_a，並可減少由於半導體層603_a中的氧空缺所造成的缺陷。請注意在加熱處理期間可引進高純度氧氣、高純度N₂O氣體、或超乾空氣。
在第7A圖之電晶體的製造方法之實例中，在形成半導體層603_a之後、在形成導電層605a_a和605b_a之後、在形成絕緣層602_a之後、在形成導電層601_a之後、或在進行加熱處理之後，可透過藉由電場加速氧離子的方法(如使用氧電漿的氧摻雜)，注入氧到氧化物半導體膜中。例如，可進行使用2.45 GHz之高密度電漿的氧摻雜。替代地，可藉由離子植入法來進行氧摻雜。氧摻雜可減少待製造的電晶體之電特性變化。例如，進行氧摻雜，使得絕緣層602_a包含比化學計量成分中的氧更高比例的氧。
當接觸半導體層603_a的絕緣層包含過量的氧時，則容易將氧供應給半導體層603_a。於是，可減少半導體層603_a中或絕緣層602_a與半導體層603_a之間介面上的氧缺陷，其導致更加降低半導體層603_a的載子濃度。本實施例並不以上述為限；即使經過製造過程半導體層603_a中會包含過量的氧，但接觸半導體層603_a的絕緣層仍可防止氧從半導體層603_a中釋出。
例如，當形成包含氧化鎵的絕緣層作為絕緣層602_a時，藉由供應氧給絕緣層可將氧化鎵的組成設為Ga₂O_x。
當形成包含氧化鋁的絕緣層作為絕緣層602_a時，藉由供應氧給絕緣層可將氧化鋁的組成設為Al₂O_x。
另外，當形成包含氧化鋁鎵或氧化鎵鋁的絕緣層作為絕緣層602_a時，藉由供應氧給絕緣層可將氧化鋁鎵或氧化鎵鋁的組成設為Ga_xAl_2-xO_3+α。
經過以上步驟，便從半導體層603_a中去除如氫、水、氫氧化物、或氫化物(氫化合物)的雜質，並將氧供應到半導體層603_a；藉此，可高純度化氧化物半導體層。
除了加熱處理之外，在形成絕緣層602_a之後，可在惰性氣體氛圍或氧氣氛圍中進行加熱處理(最好是200℃到600℃，例如，250℃到350℃)。
元件形成層600_a之預期加熱溫度或在沉積氧化物半導體膜之後的加熱處理之溫度是150℃以上，最好是200°C以上，更好是400℃以上。當在沉積氧化物半導體膜之後以300℃以上的溫度進行加熱處理時，可釋放並去除包含在膜中如氫之雜質(膜可受到脫水作用或除氫作用)。
可在氧氛圍中進行加熱處理；替代地，可進行下列兩步驟：在氮氛圍或減壓氛圍下進行上述脫水作用或除氫作用並接著在氧氛圍中進行加熱處理。在脫水作用或除氫作用之後，藉由在包括氧的氛圍中進行加熱處理，可將氧加到氧化物半導體，如此能更加提高加熱處理的效果。此外，當絕緣層係設置與氧化物半導體層接觸時，可進行加熱處理作為用來供應氧的處理。例如，在氧化物半導體層中或在氧化物半導體層與疊在氧化物半導體層上的層之間的介面容易產生由氧空缺導致的缺陷；然而，當藉由加熱處理使氧化物半導體中含有過剩的氧時，可以利用過剩的氧補充不斷產生的氧空缺。過剩的氧主要是存在於晶格間的氧。例如，藉由將氧濃度範圍設為1×10¹⁶/cm³到2×10²⁰/cm³時，即使氧化物半導體層被結晶化，仍能使氧化物半導體層中包括氧而不會產生結晶變形或之類。
在形成氧化物半導體膜之後所進行的加熱處理可提高待製造的電晶體之閘極偏壓應力的穩定度，並可提高電晶體之場效移動率。
接著，如第12E圖所示，從形成導電層601_a的一側將摻雜物添加到半導體層603_a，使得區域604a_a和區域604b_a會以通過絕緣層602_a的自動對準方式來形成。
例如，可藉由離子摻雜設備或離子植入設備來添加摻雜物。
請注意電晶體的製造方法之列舉實例不一定僅適用於第7A圖的電晶體。例如，上述第7A圖之電晶體的製造方法之實例之說明可適當地應用於第7B圖中的元件，其具有與第7A圖之元件相同的標記並具有至少部分與第7A圖之元件相同的功能。
如參考第7A及7B圖、第8A至8E圖、第9A至9C圖、第10A至10C圖、第11A及11B圖、和第12A至12E圖所述，本實施例之每個電晶體實例包括一當作閘極的導電層、一當作閘絕緣層的絕緣層、一內部形成通道並與當作閘極的導電層重疊(當作閘絕緣層的絕緣層置於之間)之氧化物半導體層、一電性連接氧化物半導體層並當作源極和汲極之其一者的導電層、及一電性連接氧化物半導體層並當作源極和汲極之另一者的導電層。
在本實施例之實例的電晶體中，氧化物半導體層的載子濃度可低於1×10¹⁴/cm³，最好是低於1×10¹²/cm³，更好是低於1×10¹¹/cm³。
應用於電晶體之氧化物半導體的載子濃度最好是10¹⁸/cm³以下。藉由進行氧化物半導體膜的高純度化(去除氫等等)或如上所述之在沉積之後進行加熱處理，以及藉由包含Ga或Sn作為其成分，包含In或Zn的氧化物半導體可具有10¹⁸/cm³以下的載子濃度。
藉由進行在沉積氧化物半導體膜期間的加熱處理及在沉積之後的加熱處理之至少一者，電晶體之臨界電壓可正向地偏移以使得電晶體常閉化，且每微米通道寬度之閉路狀態電流可為10 aA(1×10^-17A)以下、1 aA(1×10^-18A)以下、10 zA(1×10^-20A)以下、1 zA(1×10^-21A)以下，甚至為100 yA(1×10^-22A)以下。電晶體之閉路狀態電流最好是盡可能地低；本實施例之電晶體之閉路狀態電流的下限估計約為10^-30A/μm。
藉由使用在本實施例中包括氧化物半導體層的電晶體來作為用來控制例如以上實施例之算術電路之任一者中的輸出信號電位之電晶體，可延長算術電路之資料保留時間。
可堆疊本實施例之實例中的電晶體及另一電晶體，例如，包括含有屬於週期表第14族(例如，矽)之半導體之半導體層的電晶體。因此，當可在一個基板上形成包括氧化物半導體層的電晶體及另一電晶體時，會減少電路面積。
無論氧化物半導體為非晶或結晶，包括氧化物半導體的電晶體會具有較高的場效移動率。上述場效移動率的提高可以認為不僅是因為藉由脫水或脫氫作用而去除雜質，而且因為藉由提高密度而縮短原子間距離的緣故。此外，能藉由從氧化物半導體膜去除雜質而純度化氧化物半導體膜，來使其結晶化。例如，包括In-Sn-Zn基氧化物半導體的電晶體之場效移動率可高於31 cm²/V‧s，最好是高於39 cm²/V‧s，更好是高於60cm²/V‧s。已提出理想上，高純度化的非單晶氧化物半導體會實現超過100cm²/V‧s的場效移動率。此外，本實施例之電晶體的實例指示出電晶體之場效移動率會隨者氧化物半導體層之缺陷密度的減少而增加。以下將舉出相關的原因。
場效型電晶體(不限於包括氧化物半導體層的電晶體)的實際測量之場效移動率會因各種原因而比本來的移動率低。降低場效移動率的其中一個原因是半導體層中的缺陷或半導體層和絕緣層之間之介面的缺陷。例如，透過Levinson模型，可以理論性地計算出基於在氧化物半導體層內部沒有缺陷之假設下的電晶體之場效移動率。
假設半導體層中存在位能障壁(如晶粒邊界)，便以公式(1)來表示半導體層的測得之場效移動率(以μ表示)，其中半導體層之原本場效移動率為μ₀。
在公式1中，E表示位能障壁的高度，k表示玻爾茲曼常數，且T表示絕對溫度。另外，當假設位能障壁是由缺陷造成時，可根據Levinson模型以公式2來表示位能障壁的高度E。
在公式2中，e表示元素的電荷，N表示在通道中每單位面積的平均缺陷密度，ε表示半導體的介電常數，n表示在通道中每單位面積的載子濃度，C_ox表示每單位面積的電容量，V_g表示閘極電壓(閘極與源極之間的電壓)，及t表示通道的厚度。在半導體層之厚度小於或等於30 nm的情形下，通道的厚度可視為與半導體層的厚度相同。此外，線性區中的汲極電流I_d(汲極與源極之間的電流)係以公式3表示。
在公式3中，L表示通道長度且W表示通道寬度，而在本例中的L與W各是10 μm。另外，V_d表示汲極電壓。公式3的兩邊除以V_g並接著對兩邊取對數時，產生公式4。
公式4的右邊是V_g的函數。由公式4可發現，可以根據以ln(I_d/V_g)為縱軸且以1/V_g為橫軸來標繪出實際測量值而得到的圖表的直線求得缺陷密度N。亦即，可從電晶體之I_d-V_g特性來評估缺陷密度。例如，含有銦(In)、鎵(Ga)和鋅(Zn)之原子比為1：1：1的氧化物半導體膜的缺陷密度N大約為1×10¹²/cm²。
基於如上所述那樣得到的缺陷密度或之類，計算出μ₀(氧化物半導體層之原本的場效移動率)為120 cm²/V‧s。一般來說，具有缺陷之In-Ga-Zn基氧化物之測得的場效移動率大約是40 cm²/V‧s；然而，假設氧化物半導體內部以及氧化物半導體與絕緣膜之間的介面不存在缺陷時，預期氧化物半導體的移動率μ₀會是120 cm²/V‧s。由此發現到氧化物半導體之移動率及電晶體之場效移動率會隨著缺陷的減少而增加。例如，包含CAAC或之類的氧化物半導體層具有低缺陷密度。
請注意即便半導體層內部不存在缺陷，通道與閘絕緣層間的介面之散射也會影響電晶體之傳輸特性。換言之，在離通道與閘絕緣體間之介面的距離x的位置上的移動率μ₁可由公式5表示。
在公式5中，D表示在閘極方向上的電場，而B和l是常數。B和l之值可根據實際的測量結果求得；根據上述測量結果，B是2.38×10⁷ cm/s且l是10 nm(介面散射影響到達的深度)。在公式5中，第二項會隨著D增加(即，隨著閘極電壓增加)而增加；因此，移動率μ₁會隨著D增加而降低。
第13圖顯示電晶體之移動率μ₂的計算結果，其中此電晶體的通道係形成在理想的氧化物半導體層中且內部沒有缺陷。關於計算，係使用了由Synopsys公司所製造的軟體Sentaurus Device。關於計算，能隙、電子親和性、相對介電常數和氧化物半導體層的厚度分別為2.8 eV、4.7 eV、15、和15 nm。電晶體之閘極、源極和汲極之運作函數分別為5.5 eV、4.6 eV、和4.6 eV。閘絕緣層之厚度為100 nm，且其相對介電常數為4.1。電晶體之通道長度和通道寬度各為10μm，且汲極電壓V_d為0.1V。
如第13圖所示，在閘極電壓V_g約為1V時，場效移動率會高達100 cm²/V‧s以上，且隨著閘極電壓V_g變高而下降，因為介面散射的影響增加了。為了降低介面散射，半導體層的表面最好在原子級上是平坦的(即，原子層平坦)。
接下來顯示使用具有上述高場效移動率的氧化物半導體之微型電晶體之電特性的計算結果。
第14A及14B圖顯示用於計算的電晶體的剖面結構。第14A及14B圖所示的電晶體各在氧化物半導體層中包括n型半導體區653a和653b及半導體區653c。半導體區653a和653b的電阻率為2×10^-3Ω‧cm。
第14A圖中的電晶體係設置在基底絕緣體651和嵌入絕緣體652上。嵌入絕緣體652係使用氧化鋁形成並被設置嵌進基底絕緣體651中。嵌入絕緣體652使得氧容易被供應到半導體區653c。
第14A圖中的電晶體包括半導體區653a、半導體區653b、半導體區653c、閘絕緣層654、閘極655、側壁絕緣體656a、側壁絕緣體656b、絕緣層657、源極658a、和汲極658b。
半導體區653c係置於半導體區653a與半導體區653b之間。半導體區653c係為當作通道形成區的本質半導體區。
閘極655係設置在閘絕緣層654上。閘極655的寬度為33nm。
側壁絕緣體656a和656b係設置與閘極655的側表面接觸。在第14A圖的電晶體中，在側壁絕緣體656a下方的半導體區係包括在n型半導體區653a中，而在側壁絕緣體656b下方的半導體區係包括在n型半導體區653b中。側壁絕緣體656a和656b的寬度為5nm。
絕緣層657係設置在閘極655上。絕緣層657具有防止閘極655與佈線之間發生短路的功能。
源極658a係接觸半導體區653a。
汲極658b係接觸半導體區653b。
請注意第14A圖中的電晶體之通道寬度為33nm。
第14B圖中的電晶體與第14A圖中的電晶體的不同之處為側壁絕緣體656a及656b下的半導體區的導電型。在第14B圖的電晶體中，側壁絕緣體656a及656b下的半導體區係包括在本質半導體區653c中。換言之，第14B圖中的電晶體包括半導體區653a和閘極655彼此不重疊以及半導體區653c和閘極655彼此不重疊的區域。這些區域係稱為偏移區，且其寬度稱為偏移長度(L_off)。在第14B圖中，偏移長度與側壁絕緣體656a和656b的寬度相同。
請注意在計算中使用的其他參數即為如上所述。關於計算，使用Synopsys公司製造的軟體Sentaurus Device。
第15A至15C圖顯示具有第14A圖之結構的電晶體的汲極電流I_d(由實線所指)及移動率μ(由虛線所指)的閘極電壓(V_g：閘極與源極間的電位差)依賴性。汲極電流I_d係在汲極電壓V_d(汲極和源極間的電位差)是+1V之假設下計算出的，而場效移動率μ係在汲極電壓是+0.1V之假設下計算出的。
第15A圖顯示包括厚度為15 nm之閘絕緣層654的電晶體之閘極電壓依賴性。第15B圖顯示包括厚度為10 nm之閘絕緣層654的電晶體之閘極電壓依賴性。第15C圖顯示包括厚度為5 nm之閘絕緣層654的電晶體之閘極電壓依賴性。如第15A至15C圖所示，閘絕緣層654越薄，尤其是閉路狀態下的汲極電流I_d(閉路狀態電流)越顯著降低。對照下，場效移動率μ的峰值和導通狀態時的汲極電流I_d(導通狀態電流)沒有顯著的變化。另外，當閘極電壓為1V前後時，汲極電流超過儲存電路等所需的10μA。
第16A至16C圖顯示具有第14B圖之結構並具有5nm之偏移長度(L_off)的電晶體之汲極電流I_d(實線)及移動率μ(虛線)的閘極電壓依賴性。在此，汲極電流I_d係在汲極電壓V_d是+1V之假設下計算出的，而場效移動率μ係在汲極電壓V_d是+0.1V之假設下計算出的。第16A圖顯示包括厚度為15 nm之閘絕緣層654的電晶體之閘極電壓依賴性。第16B圖顯示包括厚度為10 nm之閘絕緣層654的電晶體之閘極電壓依賴性。第16C圖顯示包括厚度為5 nm之閘絕緣層654的電晶體之閘極電壓依賴性。
第17A至17C圖顯示具有第14B圖之結構並具有15nm之偏移長度(L_off)的電晶體之汲極電流I_d(實線)及移動率μ(虛線)的閘極電壓依賴性。在此，汲極電流I_d係在汲極電壓V_d是+1V之假設下計算出的，而移動率μ係在汲極電壓V_d是+0.1V之假設下計算出的。第17A圖顯示包括厚度為15 nm之閘絕緣層654的電晶體之閘極電壓依賴性。第17B圖顯示包括厚度為10 nm之閘絕緣層654的電晶體之閘極電壓依賴性。第17C圖顯示包括厚度為5 nm之閘絕緣層654的電晶體之閘極電壓依賴性。
如由第15A至15C圖、第16A至16C圖、和第17A至17C圖所見，在任一結構中，當閘絕緣層654越薄，電晶體的閉路狀態電流越顯著降低，但是移動率μ的峰值和電晶體之導通狀態電流沒有顯著的變化。
在第15A至15C圖中的場效移動率μ之峰值大約為80 cm²/V‧s，在第16A至16C圖中大約為60 cm²/V‧s，及在第17A至17C圖中大約為40 cm²/V‧s；因此，移動率μ之峰值會隨著偏移長度(L_off)增加而減少。同樣適用於電晶體的閉路狀態電流。電晶體之導通狀態電流也隨著偏移長度(L_off)增加而減少；然而，導通狀態電流的減少程度比電晶體之閉路狀態電流的減少程度平緩許多。另外，當閘極電壓為1V前後時，汲極電流超過儲存電路等所需的10μA。
由於包括氧化物半導體的電晶體之場效移動率會如上述般高，因此電晶體可毫無問題地操作在以上任何實施例中的算術電路。
接下來，將說明包括含有In、Sn和Zn之氧化物半導體層作為通道形成層的電晶體之實例來作為電晶體之另一實例。
第18A至18C圖顯示包括含有In、Sn、Zn作為其主要成分的氧化物半導體層以及厚度為100nm的閘絕緣層，並具有3μm之通道長度L以及10μm之通道寬度W的電晶體之特性。請注意V_d為10V。
第18A圖顯示刻意不加熱元件形成層地藉由濺射法沉積含有In、Sn、Zn作為主要成分的氧化物半導體膜而形成的氧化物半導體層的電晶體特性。第18A圖顯示場效移動率為18.8cm²/V‧s。第18B圖顯示當以200℃加熱基板時藉由濺射法沉積含有In、Sn、Zn作為其主要成分的氧化物半導體膜而形成的氧化物半導體層的電晶體特性。第18B圖顯示場效移動率為32.2cm²/V‧s。這表示刻意地加熱會增加電晶體的場效移動率。
第18C圖顯示在200℃下藉由濺射法沉積含有In、Sn、Zn作為其主要成分的氧化物半導體膜而形成並接著進行650℃之加熱處理的氧化物半導體層的電晶體特性。第18C圖顯示場效移動率為34.5cm²/V‧s。這表示在沉積氧化物半導體膜之後進行加熱處理會增加場效移動率。
請注意可以下列方式來結晶化含有In、Sn、Zn作為其主要成分的氧化物半導體層：注入氧離子進氧化物半導體層中、藉由加熱處理釋放包括在氧化物半導體中的如氫、水分、氫氧化物、或氫化物之雜質、以及透過加熱處理或藉由之後進行的其他加熱處理來結晶化氧化物半導體層。藉由上述晶化處理或再晶化處理，會得到具有良好結晶性的非單晶氧化物半導體層。
例如，至於包括含有In、Sn、Zn作為其主要成分且不刻意加熱元件形成層而形成的氧化物半導體層之電晶體，臨界電容易變成負的，如第18A圖所示。對照下，例如，至於包括在刻意加熱元件形成層期間形成之氧化物半導體層的電晶體，臨界電壓會比不加熱元件形成層之情況下的臨界電壓更高，使得電晶體可以更接近常閉型電晶體，如第18B圖所示。由此發現到在沉積氧化物半導體膜期間的加熱處理及在沉積之後的加熱處理之至少一者使得電晶體更有可能成為常閉型。
也可藉由改變In、Sn及Zn的比率來控制電晶體之臨界電壓。例如，當氧化物半導體膜中的In、Sn、Zn之組成比為2：1：3時，電晶體更有可能成為常閉型。
例如，當在150℃以2MV/cm的強度施加閘極偏壓達一個小時以進行偏壓溫度應力測試(BT測試)時，臨界電壓的漂移小於±1.5V，最好小於±1.0V。這表示藉由在沉積氧化物半導體膜期間的加熱處理及在沉積之後的加熱處理之至少一者，來提高對於閘極偏壓應力的穩定性。第19A及19B圖和第20A及20B圖顯示對下列兩電晶體進行BT測試的結果：樣本1(在形成氧化物半導體膜之後不進行加熱處理)及樣本2(在形成氧化物半導體膜之後以650℃進行加熱處理)。進行正BT測試和負BT測試來作為BT測試。
在正BT測試中，首先，在元件形成層(基板)溫度為25℃且V_d為10V時測量電晶體之V_g-I_d特性。接著，將元件形成層(基板)之溫度設為150℃並將V_d設成0.1V。之後，施加20V的V_g使得施加到閘絕緣層的電場強度為2MV/cm，並保持此條件達一小時。接著，將V_g設為0V。然後，在元件形成層(基板)溫度為25℃且V_d為10V時測量電晶體的V_g-I_d特性。
在負BT測試中，首先，在元件形成層(基板)溫度為25℃且V_d為10V時測量電晶體之V_g-I_d特性。接著，將元件形成層(基板)之溫度設為150℃並將V_d設成0.1V。之後，施加-20V的V_g使得施加到閘絕緣層的電場強度為-2MV/cm，並保持此條件達一小時。接著，將V_g設為0V。然後，在元件形成層(基板)溫度為25℃且V_d為10V時測量電晶體的V_g-I_d特性。
第19A及19B圖分別顯示樣本1之正BT測試的結果以及樣本1之負BT測試的結果。第20A及20B圖分別顯示樣本2之正BT測試的結果以及樣本2之負BT測試的結果。
如第19A及19B圖所示，樣本1之因正BT測試及負BT測試而造成的臨界電壓之偏移量分別為1.80V及-0.42V。如第20A及20B圖所示，樣本2之因正BT測試及負BT測試而造成的臨界電壓之偏移量分別為0.79V及0.76V。因此發現到在樣本1及樣本2兩者中，BT測試前後之間的電晶體之臨界電壓之偏移量都很小且可靠性都很高。
此外，當以X線衍射(XRD)分析藉由使用組成比為In：Sn：Zn=1：1：1的金屬氧化物靶材且不刻意加熱元件形成層而進行濺射所形成的氧化物半導體膜時，會觀察到光暈圖案。然而，藉由對氧化物半導體膜進行加熱處理，可以使其結晶化。可適當地設定當時的加熱處理溫度；當例如以650℃進行加熱處理時，可在X線衍射中觀察到明確的衍射峰值。
在此，下面顯示In-Sn-Zn-O膜的XRD測量之結果。使用Bruker AXS製造的X線衍射D8 ADVANCE來實施XRD測量，並藉由平面外法來進行測量。
準備樣本A及樣本B並對其進行XRD測量。以下將說明製造樣本A及樣本B的方法。
在完成了脫氫處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。
在氧氛圍下使用具有100W(DC)之功率的濺射設備來沉積In-Sn-Zn-O膜。使用具有In：Sn：Zn=1：1：1之原子比的In-Sn-Zn-O靶材作為用來濺射之靶材。沉積時的加熱溫度係為200℃。上述步驟中所製造的樣本係為樣本A。
接著，對以與樣本A相同的方法製造的樣本以650℃進行加熱處理。在此，在氮氛圍中進行一個小時的加熱處理，然後不降低溫度地在氧氛圍中進行一個小時的加熱處理。上述步驟中所製造的樣本係為樣本B。
第21圖顯示樣本A及樣本B的XRD波譜。在樣本A中沒有觀看到起因於結晶的峰值，但是在樣本B中當2 θ為35°附近及37°至38°時觀察到起因於結晶的峰值。這表示藉由在沉積含有In、Sn、和Zn作為其主要成分之氧化物半導體膜期間的加熱處理及在沉積之後的加熱處理之至少一者來提高氧化物半導體層的結晶性。
藉由進行沉積氧化物半導體膜期間的加熱處理及在沉積之後的加熱處理之至少一者，例如，如第22圖所示，當元件形成層(基板)之溫度分別為125℃和85℃時，所製造之電晶體的每微米通道寬度之閉路狀態電流係為0.1aA(1×10^-19A)以下和10zA(1×10^-20A)以下。閉路狀態電流之對數與溫度之倒數間的比例關係建議上述電晶體的每微米通道寬度之閉路狀態電流在室溫(27℃)時為0.1zA(1×10^-22A)以下。因此，分別在125℃、85℃、和室溫(27℃)時，以上電晶體的每微米通道寬度之閉路狀態電流會是1aA(1×10^-18A)以下、100zA(1×10^-19A)以下、和1zA(1×10^-21A)以下。
雖然可藉由加熱處理從含有In、Sn、Zn作為其主要成分的氧化物半導體之膜中去除氫，但因為從含有In、Sn、Zn作為主要成分的氧化物半導體中釋放水的溫度比從含有In、Ga、Zn作為其主要成分的氧化物半導體中釋放水的溫度高，所以最好形成原本就不含有雜質的膜。
另外，在形成氧化物半導體膜之後進行650℃的加熱處理的樣本中，評估元件形成層(基板)之溫度與樣本之電特性之間的關係。
用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，一側的L_ov為3μm(總L_ov為6μm)，及dW為0μm。請注意V_d為10V。在下列六個條件下進行測量：元件形成層(基板)的溫度為-40℃、-25℃、25℃、75℃、125℃、及150℃。請注意L_ov表示在閘極與一對源極和汲極之其一者重疊的部分之通道長度方向上的長度，且dW表示在成對電極不與氧化物半導體膜重疊的部分之通道寬度方向上的寬度。
第23圖顯示I_d(實線)及場效移動率(虛線)的V_g依賴性。第24A圖顯示臨界電壓與元件形成層(基板)之溫度的關係。第24B圖顯示場效移動率與元件形成層(基板)之溫度的關係。
根據第23圖及第24A圖，可知臨界電壓會隨著元件形成層(基板)之溫度增加而降低。請注意臨界電壓在-40℃至150℃的範圍內從1.09 V降至-0.23 V。
根據第23圖及第24B圖，可知場效移動率會隨著元件形成層(基板)之溫度增加而降低。請注意場效移動率在-40℃至150℃的範圍內從36 cm²/V‧s降至32 cm²/V‧s。由此，可知在上述溫度範圍中的電特性之變動很小。
以上係為包括含有In、Sn、Zn的氧化物半導體層之電晶體的說明。
在包括含有In、Sn、Zn作為其主要成分的氧化物半導體層的電晶體中，以保持在1aA/μm以下的閉路狀態電流，場效移動率會是30cm²/V‧s以上，最好40cm²/V‧s以上，更好是60cm²/V‧s以上，且能具有高到足以符合LSI所要求規格的導通狀態電流值。例如，在通道寬度為40nm且通道長度為33nm的電晶體中，當閘極電壓為2.7V且汲極電壓為1.0V時，能流過12μA以上的導通狀態電流。另外，電晶體在電晶體的運作溫度範圍內能具有良好的電特性。由於包括氧化物半導體層的電晶體具有上述特性，因此即便包括氧化物半導體層的電晶體係包括在由包括含有第14族(例如，矽)之半導體的半導體層之電晶體所構成的電路中，仍可提供具有新穎功能的電路而不會降低運作速度。 (實施例4)
本實施例將顯示如CPU之算術處理單元的實例。
參考第25圖來說明本實施例之算術處理單元的實例。
第25圖中的算術處理單元包括一匯流排介面(亦稱為IF)801、一控制單元(亦稱為CTL)802、一快取記憶體(亦稱為CACH)803、一指令解碼器(亦稱為IDecoder)805、及一算術邏輯單元(亦稱為ALU)806。
匯流排介面801具有與外部單元傳送和接收信號的功能及與算術處理單元中的電路交換信號的功能。
控制單元802具有控制算術處理單元中的電路之運作的功能。
例如，控制單元802可包括以上任何實施例中的算術電路。
快取記憶體803係由控制單元802所控制並具有在算術處理單元運作期間暫時保留資料的功能。請注意例如算術處理單元可包括複數個快取記憶體803作為主要快取和次要快取。
指令解碼器805具有轉譯所讀取之指令信號的功能。經轉譯的指令信號會輸入至控制單元802，且控制單元802會依照指令信號將控制信號輸出至算術邏輯單元806。
例如，指令解碼器805可包括以上任何實施例中的算術電路。
算術邏輯單元806係由控制單元802所控制並具有依照已輸入之指令信號進行邏輯運算處理的功能。
例如，算術邏輯單元806可包括以上任何實施例中的算術電路。
請注意可在算術處理單元中設置暫存器。在此例中，暫存器係由控制單元802所控制。例如，可在算術處理單元中設置複數個暫存器，且一些暫存器可用於算術邏輯單元806，而其他暫存器可用於指令解碼器805。
如參考第25圖所述，本實施例所例示之算術處理單元包括以上任何實施例中的在如控制單元、指令解碼器、或算術邏輯單元之單元中的算術電路，如此每個單元可保持每個單元中的資料並可增加處理速度。
再者，在本實施例所例示之算術處理單元中，以上實施例中的算術電路能在省電時長時間的保持資料。藉此，可降低算術處理單元之電力耗損。又，包括本實施例之算術電路的算術處理單元會具有較小的面積。 (實施例5)
本實施例將顯示各裝設以上任何實施例的算術處理單元之電子裝置的實例。
將參考第26A至26D圖來說明本實施例之電子裝置的結構實例。
第26A圖之電子裝置係一行動資訊終端之實例。第26A圖之行動資訊終端包括外殼1001a及設置在外殼1001a中的顯示部1002a。
請注意外殼1001a的側表面1003a可裝設用來將行動資訊終端連接外部裝置的連接端及用來操作第26A圖之行動資訊終端的按鍵之一或兩者。
第26A圖之行動資訊終端的外殼1001a包括CPU、儲存電路、用來傳送和接收外部裝置與CPU和儲存電路之各者之間的信號之介面、及用來傳送信號至外部裝置並從中接收信號的天線。
第26A圖之行動資訊終端充作例如電話組、電子書閱讀器、個人電腦、及遊戲機之一或更多者。
第26B圖之電子裝置係一可摺疊式行動資訊終端的實例。第26B圖之行動資訊終端包括外殼1001b、設置在外殼1001b中的顯示部1002b、外殼1004、設置在外殼1004中的顯示部1005、及用來連接外殼1001b與外殼1004的樞紐1006。
在第26B圖之行動資訊終端中，藉由以樞紐1006來移動外殼1001b或外殼1004，外殼1001b可疊在外殼1004上。
請注意外殼1001b的側表面1003b或外殼1004的側表面1007可裝設用來將行動資訊終端連接外部裝置的連接端及用來操作第26B圖之行動資訊終端的按鍵之一或兩者。
顯示部1002b和顯示部1005可顯示不同的影像或一個影像。請注意不一定要設置顯示部1005，且可設置一為輸入裝置的鍵盤來取代顯示部1005。
第26B圖之行動資訊終端的外殼1001b或外殼1004包括CPU、儲存電路、及用來傳送和接收外部裝置與CPU和儲存電路之各者之間的信號之介面。請注意第26B圖之行動資訊終端可包括用來傳送信號至外部裝置並從中接收信號的天線。
第26B圖之行動資訊終端充作例如電話組、電子書閱讀器、個人電腦、及遊戲機之一或更多者。
第26C圖之電子裝置係一靜止資訊終端的實例。第26C圖之靜止資訊終端包括外殼1001c及設置在外殼1001c中的顯示部1002c。
請注意顯示部1002c可設置在外殼1001c的頂板部1008上。
第26C圖之靜止資訊終端在外殼1001c中包括CPU、儲存電路、及用來傳送和接收外部裝置與CPU和儲存電路之各者之間的信號之介面。請注意第26C圖之靜止資訊終端可包括用來傳送信號至外部裝置並從中接收信號的天線。
再者，第26C圖之靜止資訊終端中的外殼1001c的側表面1003c可裝設一或多個選自退出票的退票部、投幣部、及投票部的部分。
第26C圖之靜止資訊終端係當作例如自動櫃員機、用於售票的資訊通訊端(亦稱為多媒體站)、或遊戲機。
第26D圖繪示一靜止資訊終端之實例。第26D圖之靜止資訊終端包括外殼1001d及設置在外殼1001d中的顯示部1002d。請注意亦可設置用來支撐外殼1001d的支架。
請注意外殼1001d的側表面1003d可裝設用來將靜止資訊終端連接外部裝置的連接端及用來操作第26D圖之靜止資訊終端的按鍵之一或兩者。
第26D圖之靜止資訊終端在外殼1001d中包括CPU、儲存電路、及用來傳送和接收外部裝置與CPU和儲存電路之各者之間的信號之介面。請注意第26D圖之靜止資訊終端可包括用來傳送信號至外部裝置並從中接收信號的天線。
第26D圖之靜止資訊終端係當作例如數位相框、螢幕、或電視組。
以上實施例中的算術處理單元係用作為第26A至26D圖之任一電子裝置中的CPU。
如參考第26A至26D圖所述，本實施例之電子裝置的實例各包括以上實施例中的算術處理單元作為CPU。
再者，在本實施例所例示之電子裝置中，以上實施例中的算術處理單元能在省電時長時間的保持資料。藉此，能降低算術處理單元之電力耗損。又，包括本實施例之算術電路的算術處理單元能具有較小的面積。
本申請書係基於2011/5/19向日本專利局申請的日本專利申請書第2011-112834號，特此須合併參考其全部內容。
111‧‧‧算術部
121‧‧‧電晶體
122‧‧‧電晶體
131‧‧‧反向器
InA‧‧‧輸入信號
OutQ‧‧‧輸出信號
CLK1‧‧‧時脈信號
CLK2‧‧‧時脈信號
Va‧‧‧電位
Vb‧‧‧電位
FN‧‧‧節點
VH‧‧‧電位
VL‧‧‧電位
Vx‧‧‧電位
T11‧‧‧週期
T12‧‧‧週期
T13‧‧‧週期
151‧‧‧電晶體
161‧‧‧電晶體
162‧‧‧電晶體
InA_1‧‧‧輸入信號
InA_2‧‧‧輸入信號
171‧‧‧電晶體
172‧‧‧電晶體
181‧‧‧電晶體
182‧‧‧電晶體
183‧‧‧電晶體
184‧‧‧電晶體
A‧‧‧信號
B‧‧‧信號
C‧‧‧信號
C⁺‧‧‧信號
S‧‧‧信號
311‧‧‧算術部
321_1‧‧‧電晶體
322_1‧‧‧電晶體
331_1‧‧‧反向器
321_2‧‧‧電晶體
322_2‧‧‧電晶體
331_2‧‧‧反向器
FN_31‧‧‧節點
FN_32‧‧‧節點
351‧‧‧電晶體
352‧‧‧電晶體
353‧‧‧電晶體
354‧‧‧電晶體
355‧‧‧電晶體
356‧‧‧電晶體
357‧‧‧電晶體
358‧‧‧電晶體
359‧‧‧電晶體
360‧‧‧電晶體
361‧‧‧電晶體
362‧‧‧電晶體
363‧‧‧電晶體
364‧‧‧電晶體
365‧‧‧電晶體
366‧‧‧電晶體
AB‧‧‧信號
BB‧‧‧信號
CB‧‧‧信號
600_a‧‧‧元件形成層
601_a‧‧‧導電層
602_a‧‧‧絕緣層
603_a‧‧‧半導體層
604a_a‧‧‧區域
604b_a‧‧‧區域
605a_a‧‧‧導電層
605b_a‧‧‧導電層
600_b‧‧‧元件形成層
601_b‧‧‧導電層
602_b‧‧‧絕緣層
603_b‧‧‧半導體層
604a_b‧‧‧區域
604b_b‧‧‧區域
605a_b‧‧‧導電層
605b_b‧‧‧導電層
606a‧‧‧絕緣層
606b‧‧‧絕緣層
607‧‧‧絕緣層
651‧‧‧基底絕緣體
652‧‧‧嵌入絕緣體
653a‧‧‧半導體區
653b‧‧‧半導體區
653c‧‧‧半導體區
654‧‧‧閘絕緣層
655‧‧‧閘極
656a‧‧‧側壁絕緣體
656b‧‧‧側壁絕緣體
657‧‧‧絕緣層
658a‧‧‧源極
658b‧‧‧汲極
801‧‧‧匯流排介面
802‧‧‧控制單元
803‧‧‧快取記憶體
805‧‧‧指令解碼器
806‧‧‧算術邏輯單元
1001a‧‧‧外殼
1002a‧‧‧顯示部
1003a‧‧‧側表面
1001b‧‧‧外殼
1002b‧‧‧顯示部
1003b‧‧‧側表面
1004‧‧‧外殼
1005‧‧‧顯示部
1006‧‧‧樞紐
1007‧‧‧側表面
1001c‧‧‧外殼
1002c‧‧‧顯示部
1003c‧‧‧側表面
1008‧‧‧頂板部
1001d‧‧‧外殼
1002d‧‧‧顯示部
1003d‧‧‧側表面
在附圖中：第1A至1C圖繪示一算術電路之實例；第2圖繪示一算術電路之實例；第3A至3C圖繪示一算術電路之實例；第4A至4C圖繪示一算術電路之實例；第5A及5B圖繪示一算術電路之實例；第6圖繪示一算術電路之實例；第7A及7B圖繪示一電晶體之結構實例；第8A至8E圖繪示CAAC之結構實例；第9A至9C圖繪示CAAC之結構實例；第10A至10C圖繪示CAAC之結構實例；第11A及11B圖繪示CAAC之結構實例；第12A至12E圖繪示一電晶體的製造方法之實例；第13圖係顯示氧化物半導體層中的缺陷密度與電晶體的場效移動率之間的關係圖；第14A及14B圖繪示一電晶體之剖面結構實例；第15A至15C圖顯示電晶體之電特性的計算結果；第16A至16C圖顯示電晶體之電特性的計算結果；第17A至17C圖顯示電晶體之電特性的計算結果；第18A至18C圖顯示電晶體之電特性的測量結果；第19A及19B圖顯示電晶體之電特性的測量結果；第20A及20B圖顯示電晶體之電特性的測量結果；第21圖顯示電晶體中使用之氧化物半導體層的XRD波譜；第22圖顯示電晶體之特性；第23圖顯示電晶體之特性；第24A及24B圖顯示電晶體之特性；第25圖繪示一算術處理單元之實例；及第26A至26D圖各繪示電子裝置之實例。
111‧‧‧算術部
121‧‧‧電晶體
122‧‧‧電晶體
131‧‧‧反向器
InA‧‧‧輸入信號
OutQ‧‧‧輸出信號
CLK1‧‧‧時脈信號
CLK2‧‧‧時脈信號
Va‧‧‧電位
Vb‧‧‧電位
FN‧‧‧節點

权利要求:
Claims (13)
[1] 一種半導體裝置，包含：一第一線路，其中一第一電源電位施加於該第一線路；一第一電晶體，包括一具有一第一通道的第一半導體層，該第一通道包括一氧化物半導體，其中該第一電晶體之第一端係電性連接該第一線路；一第二電晶體，包括一具有一第二通道的第二半導體層，該第二通道包括一氧化物半導體，其中該第二電晶體之第一端係電性連接該第一電晶體之第二端；一電路，電性連接該第二電晶體之第二端；及一第二線路，其中一第二電源電位施加於該第二線路，該第二線路係電性連接該電路，其中該電路係配置以控制是否導通該第二電晶體之該第二端及該第二線路。
[2] 如申請專利範圍第1項所述之半導體裝置，其中該第一通道和該第二通道之各者包含該氧化物半導體的c軸對準晶體。
[3] 如申請專利範圍第1項所述之半導體裝置，其中該電路包含一第三電晶體和一第四電晶體，其中該第三電晶體之第一端係電性連接該第二電晶體之該第二端，且其中該第四電晶體之第一端係電性連接該第三電晶體之第二端，且該第四電晶體之第二端係電性連接該第二線路。
[4] 如申請專利範圍第1項所述之半導體裝置，其中該第一電源電位高於該第二電源電位。
[5] 如申請專利範圍第1項所述之半導體裝置，其中一第一時脈信號係輸入至該第一電晶體之閘極，且其中一第二時脈信號係輸入至該第二電晶體之閘極。
[6] 如申請專利範圍第1項所述之半導體裝置，更包含：一元件，電性連接該第一電晶體之該第二端以及該第二電晶體之該第一端。
[7] 如申請專利範圍第1項所述之半導體裝置，其中該半導體裝置係為一CPU。
[8] 一種資訊終端，包含如申請專利範圍第1項所述之半導體裝置。
[9] 一種算術電路，係配置以基於一輸入信號進行一邏輯運算處理、儲存一對應於該邏輯運算處理之結果的電位作為已儲存資料、並輸出一具有對應於該已儲存資料之值的信號作為一輸出信號，該算術電路包含：一算術部，進行該邏輯運算處理；一第一場效型電晶體，控制是否將該已儲存資料之電位設為該對應於該邏輯運算處理之結果的電位；及一第二場效型電晶體，控制是否將該已儲存資料之電位設為一參考電位，其中該第一和第二場效型電晶體之各者的每微米通道寬度之閉路狀態電流小於或等於10 aA。
[10] 如申請專利範圍第9項所述之算術電路，其中該第一和第二場效型電晶體之各者的每微米通道寬度之閉路狀態電流小於或等於1 zA。
[11] 如申請專利範圍第9項所述之算術電路，其中該第一場效型電晶體和該第二場效型電晶體之各者包括一具有一通道的氧化物半導體層，該通道包括一具有比矽寬之能隙的氧化物半導體。
[12] 如申請專利範圍第11項所述之算術電路，其中當從一a-b平面、一表面、或一介面之方向看去，該氧化物半導體層包括具有三角形或六角形原子排列的c軸對準晶體，其中該等晶體具有一金屬原子沿著一c軸的層疊排列或該金屬原子和一氧原子沿著該c軸的層疊排列，且其中該等晶體在該a-b平面上具有a軸或b軸之不同方向。
[13] 一種驅動如申請專利範圍第9項所述之算術電路的方法，包含：在一第一週期中關閉該第一場效型電晶體並導通該第二場效型電晶體；在該第一週期之後，在一第二週期中導通該第一場效型電晶體並關閉該第二場效型電晶體；及在該第二週期之後，在一第三週期中關閉該第一場效型電晶體並關閉該第二場效型電晶體。

类似技术:

公开号 | 公开日 | 专利标题

KR20210065909A|2021-06-04|반도체 장치

TWI529911B|2016-04-11|半導體裝置

TWI511237B|2015-12-01|半導體裝置

TWI525751B|2016-03-11|半導體裝置

TW201824273A|2018-07-01|儲存裝置

JP6592124B2|2019-10-16|集積回路

KR101934249B1|2019-01-02|반도체 장치

JP6285512B2|2018-02-28|演算回路

同族专利:

公开号 | 公开日

KR20120129765A|2012-11-28|

US8779798B2|2014-07-15|

JP2016226045A|2016-12-28|

KR102081792B1|2020-02-26|

TWI615841B|2018-02-21|

US20120297220A1|2012-11-22|

TWI569266B|2017-02-01|

US20140284600A1|2014-09-25|

JP2012257219A|2012-12-27|

US10090333B2|2018-10-02|

JP6285512B2|2018-02-28|

JP6002433B2|2016-10-05|

TW201706994A|2017-02-16|

引用文献:

公开号 | 申请日 | 公开日 | 申请人 | 专利标题

US4316106A|1980-01-11|1982-02-16|Mostek Corporation|Dynamic ratioless circuitry for random logic applications|

US4642487A|1984-09-26|1987-02-10|Xilinx, Inc.|Special interconnect for configurable logic array|

JP2689416B2|1986-08-18|1997-12-10|日本電気株式会社|フリツプフロツプ|

JPH0244259B2|1987-02-24|1990-10-03|Kagaku Gijutsucho Mukizaishitsu Kenkyushocho||

US4809225A|1987-07-02|1989-02-28|Ramtron Corporation|Memory cell with volatile and non-volatile portions having ferroelectric capacitors|

US5218607A|1989-06-23|1993-06-08|Kabushiki Kaisha Toshiba|Computer having a resume function and operable on an internal power source|

JP3479375B2|1995-03-27|2003-12-15|科学技術振興事業団|亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法|

KR100394896B1|1995-08-03|2003-11-28|코닌클리케 필립스 일렉트로닉스 엔.브이.|투명스위칭소자를포함하는반도체장치|

JP3625598B2|1995-12-30|2005-03-02|三星電子株式会社|液晶表示装置の製造方法|

US5825208A|1996-05-20|1998-10-20|International Business Machines Corporation|Method and apparatus for fast evaluation of dynamic CMOS logic circuits|

GB9614800D0|1996-07-13|1996-09-04|Plessey Semiconductors Ltd|Programmable logic arrays|

JP3765127B2|1996-08-12|2006-04-12|ソニー株式会社|論理回路|

JP4103968B2|1996-09-18|2008-06-18|株式会社半導体エネルギー研究所|絶縁ゲイト型半導体装置|

US5898330A|1997-06-03|1999-04-27|Sun Microsystems, Inc.|Edge-triggered staticized dynamic flip-flop with scan circuitry|

US6046606A|1998-01-21|2000-04-04|International Business Machines Corporation|Soft error protected dynamic circuit|

JP4170454B2|1998-07-24|2008-10-22|Ｈｏｙａ株式会社|透明導電性酸化物薄膜を有する物品及びその製造方法|

JP2000077982A|1998-08-27|2000-03-14|Kobe Steel Ltd|半導体集積回路|

JP2000150861A|1998-11-16|2000-05-30|Tdk Corp|酸化物薄膜|

JP3276930B2|1998-11-17|2002-04-22|科学技術振興事業団|トランジスタ及び半導体装置|

JP3955409B2|1999-03-17|2007-08-08|株式会社ルネサステクノロジ|半導体記憶装置|

JP2000349163A|1999-06-04|2000-12-15|Matsushita Electric Ind Co Ltd|半導体装置及びその製造方法|

TW460731B|1999-09-03|2001-10-21|Ind Tech Res Inst|Electrode structure and production method of wide viewing angle LCD|

JP4089858B2|2000-09-01|2008-05-28|国立大学法人東北大学|半導体デバイス|

US6570801B2|2000-10-27|2003-05-27|Kabushiki Kaisha Toshiba|Semiconductor memory having refresh function|

KR20020038482A|2000-11-15|2002-05-23|모리시타 요이찌|박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널|

US6385120B1|2000-12-22|2002-05-07|Texas Instruments Incorporated|Power-off state storage apparatus and method|

JP3997731B2|2001-03-19|2007-10-24|富士ゼロックス株式会社|基材上に結晶性半導体薄膜を形成する方法|

JP2002289859A|2001-03-23|2002-10-04|Minolta Co Ltd|薄膜トランジスタ|

JP3925839B2|2001-09-10|2007-06-06|シャープ株式会社|半導体記憶装置およびその試験方法|

JP4090716B2|2001-09-10|2008-05-28|雅司川崎|薄膜トランジスタおよびマトリクス表示装置|

WO2003040441A1|2001-11-05|2003-05-15|Japan Science And Technology Agency|Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film|

WO2003044953A1|2001-11-19|2003-05-30|Rohm Co., Ltd.|Appareil de maintien de donnees et procede de lecture de donnees|

JP4091301B2|2001-12-28|2008-05-28|富士通株式会社|半導体集積回路および半導体メモリ|

JP4083486B2|2002-02-21|2008-04-30|独立行政法人科学技術振興機構|ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法|

WO2003073429A1|2002-02-28|2003-09-04|Renesas Technology Corp.|Memoire a semi-conducteurs non volatile|

CN1445821A|2002-03-15|2003-10-01|三洋电机株式会社|ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法|

JP3933591B2|2002-03-26|2007-06-20|淳二城戸|有機エレクトロルミネッセント素子|

JP3940014B2|2002-03-29|2007-07-04|富士通株式会社|半導体集積回路、無線タグ、および非接触型ｉｃカード|

US7339187B2|2002-05-21|2008-03-04|State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University|Transistor structures|

JP2004022625A|2002-06-13|2004-01-22|Murata Mfg Co Ltd|半導体デバイス及び該半導体デバイスの製造方法|

US7105868B2|2002-06-24|2006-09-12|Cermet, Inc.|High-electron mobility transistor with zinc oxide|

US7187211B2|2002-08-14|2007-03-06|Via Technologies, Inc.|P-domino output latch|

JP4141767B2|2002-08-27|2008-08-27|富士通株式会社|強誘電体キャパシタを使用した不揮発性データ記憶回路|

JP4164562B2|2002-09-11|2008-10-15|独立行政法人科学技術振興機構|ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ|

US7327169B2|2002-09-25|2008-02-05|Semiconductor Energy Laboratory Co., Ltd.|Clocked inverter, NAND, NOR and shift register|

US7067843B2|2002-10-11|2006-06-27|E. I. Du Pont De Nemours And Company|Transparent oxide semiconductor thin film transistors|

US6788567B2|2002-12-02|2004-09-07|Rohm Co., Ltd.|Data holding device and data holding method|

AU2003289062A1|2002-12-25|2004-07-22|Matsushita Electric Industrial Co., Ltd.|Non-volatile latch circuit and method for driving same|

US7528643B2|2003-02-12|2009-05-05|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device, electronic device having the same, and driving method of the same|

JP4166105B2|2003-03-06|2008-10-15|シャープ株式会社|半導体装置およびその製造方法|

JP2004273732A|2003-03-07|2004-09-30|Sharp Corp|アクティブマトリクス基板およびその製造方法|

JP4108633B2|2003-06-20|2008-06-25|シャープ株式会社|薄膜トランジスタおよびその製造方法ならびに電子デバイス|

US7262463B2|2003-07-25|2007-08-28|Hewlett-Packard Development Company, L.P.|Transistor including a deposited channel region having a doped portion|

US7336097B2|2003-12-24|2008-02-26|Viciciv, Inc.|Look-up table structure with embedded carry logic|

US7064973B2|2004-02-03|2006-06-20|Klp International, Ltd.|Combination field programmable gate array allowing dynamic reprogrammability|

US6972986B2|2004-02-03|2005-12-06|Kilopass Technologies, Inc.|Combination field programmable gate array allowing dynamic reprogrammability and non-votatile programmability based upon transistor gate oxide breakdown|

US7145174B2|2004-03-12|2006-12-05|Hewlett-Packard Development Company, Lp.|Semiconductor device|

US7282782B2|2004-03-12|2007-10-16|Hewlett-Packard Development Company, L.P.|Combined binary oxide semiconductor device|

EP2413366B1|2004-03-12|2017-01-11|Japan Science And Technology Agency|A switching element of LCDs or organic EL displays|

US7297977B2|2004-03-12|2007-11-20|Hewlett-Packard Development Company, L.P.|Semiconductor device|

US6995586B2|2004-04-08|2006-02-07|Broadcom Corporation|Monotonic leakage-tolerant logic circuits|

JP2005323295A|2004-05-11|2005-11-17|Asahi Kasei Microsystems Kk|ラッチ回路及びフリップフロップ回路|

US7064574B1|2004-06-08|2006-06-20|Xilinx, Inc.|PLD memory cells utilizing metal-to-metal capacitors to selectively reduce susceptibility to single event upsets|

US7211825B2|2004-06-14|2007-05-01|Yi-Chi Shih|Indium oxide-based thin film transistors and circuits|

JP2006050208A|2004-08-04|2006-02-16|Denso Corp|電源瞬断対応論理回路|

JP2006100760A|2004-09-02|2006-04-13|Casio Comput Co Ltd|薄膜トランジスタおよびその製造方法|

US20060095975A1|2004-09-03|2006-05-04|Takayoshi Yamada|Semiconductor device|

US7285501B2|2004-09-17|2007-10-23|Hewlett-Packard Development Company, L.P.|Method of forming a solution processed device|

US7374984B2|2004-10-29|2008-05-20|Randy Hoffman|Method of forming a thin film component|

US7298084B2|2004-11-02|2007-11-20|3M Innovative Properties Company|Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes|

WO2006051995A1|2004-11-10|2006-05-18|Canon Kabushiki Kaisha|Field effect transistor employing an amorphous oxide|

AU2005302963B2|2004-11-10|2009-07-02|Cannon Kabushiki Kaisha|Light-emitting device|

US7791072B2|2004-11-10|2010-09-07|Canon Kabushiki Kaisha|Display|

US7601984B2|2004-11-10|2009-10-13|Canon Kabushiki Kaisha|Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator|

US7863611B2|2004-11-10|2011-01-04|Canon Kabushiki Kaisha|Integrated circuits utilizing amorphous oxides|

US7453065B2|2004-11-10|2008-11-18|Canon Kabushiki Kaisha|Sensor and image pickup device|

JP5053537B2|2004-11-10|2012-10-17|キヤノン株式会社|非晶質酸化物を利用した半導体デバイス|

US7829444B2|2004-11-10|2010-11-09|Canon Kabushiki Kaisha|Field effect transistor manufacturing method|

US7579224B2|2005-01-21|2009-08-25|Semiconductor Energy Laboratory Co., Ltd.|Method for manufacturing a thin film semiconductor device|

US7858451B2|2005-02-03|2010-12-28|Semiconductor Energy Laboratory Co., Ltd.|Electronic device, semiconductor device and manufacturing method thereof|

US7948171B2|2005-02-18|2011-05-24|Semiconductor Energy Laboratory Co., Ltd.|Light emitting device|

US20060197092A1|2005-03-03|2006-09-07|Randy Hoffman|System and method for forming conductive material on a substrate|

US8681077B2|2005-03-18|2014-03-25|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device, and display device, driving method and electronic apparatus thereof|

US7544967B2|2005-03-28|2009-06-09|Massachusetts Institute Of Technology|Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications|

US7645478B2|2005-03-31|2010-01-12|3M Innovative Properties Company|Methods of making displays|

US8300031B2|2005-04-20|2012-10-30|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element|

JP2006344849A|2005-06-10|2006-12-21|Casio Comput Co Ltd|薄膜トランジスタ|

US7691666B2|2005-06-16|2010-04-06|Eastman Kodak Company|Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby|

US7402506B2|2005-06-16|2008-07-22|Eastman Kodak Company|Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby|

US7507618B2|2005-06-27|2009-03-24|3M Innovative Properties Company|Method for making electronic devices using metal oxide nanoparticles|

KR100702310B1|2005-07-21|2007-03-30|주식회사 하이닉스반도체|비휘발성 래치 회로 및 이를 포함하는 시스템 온 칩|

KR100711890B1|2005-07-28|2007-04-25|삼성에스디아이 주식회사|유기 발광표시장치 및 그의 제조방법|

JP2007059128A|2005-08-23|2007-03-08|Canon Inc|有機ｅｌ表示装置およびその製造方法|

JP5116225B2|2005-09-06|2013-01-09|キヤノン株式会社|酸化物半導体デバイスの製造方法|

JP4850457B2|2005-09-06|2012-01-11|キヤノン株式会社|薄膜トランジスタ及び薄膜ダイオード|

JP4280736B2|2005-09-06|2009-06-17|キヤノン株式会社|半導体素子|

JP2007073705A|2005-09-06|2007-03-22|Canon Inc|酸化物半導体チャネル薄膜トランジスタおよびその製造方法|

JP4560502B2|2005-09-06|2010-10-13|キヤノン株式会社|電界効果型トランジスタ|

CN101268616B|2005-09-20|2010-10-27|Nxp股份有限公司|单阈值和单导电类型逻辑|

EP1995787A3|2005-09-29|2012-01-18|Semiconductor Energy Laboratory Co, Ltd.|Semiconductor device having oxide semiconductor layer and manufacturing method therof|

JP5064747B2|2005-09-29|2012-10-31|株式会社半導体エネルギー研究所|半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法|

JP5078246B2|2005-09-29|2012-11-21|株式会社半導体エネルギー研究所|半導体装置、及び半導体装置の作製方法|

JP5037808B2|2005-10-20|2012-10-03|キヤノン株式会社|アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置|

JP2007125823A|2005-11-04|2007-05-24|Seiko Epson Corp|液体吐出装置及び液体吐出部の駆動方法|

CN101707212B|2005-11-15|2012-07-11|株式会社半导体能源研究所|半导体器件及其制造方法|

JP2007157934A|2005-12-02|2007-06-21|Seiko Epson Corp|半導体装置および半導体装置の製造方法|

US8004481B2|2005-12-02|2011-08-23|Semiconductor Energy Laboratory Co., Ltd.|Display device and electronic device|

JP5364235B2|2005-12-02|2013-12-11|株式会社半導体エネルギー研究所|表示装置|

WO2007073001A1|2005-12-22|2007-06-28|Showa Denko K.K.|Light-emitting diode and method for fabricant thereof|

US7867636B2|2006-01-11|2011-01-11|Murata Manufacturing Co., Ltd.|Transparent conductive film and method for manufacturing the same|

JP4977478B2|2006-01-21|2012-07-18|三星電子株式会社|ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法|

US7576394B2|2006-02-02|2009-08-18|Kochi Industrial Promotion Center|Thin film transistor including low resistance conductive thin films and manufacturing method thereof|

US20070182455A1|2006-02-08|2007-08-09|Jinn-Shyan Wang|AND type match circuit structure for content-addressable memories|

US7977169B2|2006-02-15|2011-07-12|Kochi Industrial Promotion Center|Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof|

KR20070101595A|2006-04-11|2007-10-17|삼성전자주식회사|ＺｎＯＴＦＴ|

US20070252928A1|2006-04-28|2007-11-01|Toppan Printing Co., Ltd.|Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof|

JP5028033B2|2006-06-13|2012-09-19|キヤノン株式会社|酸化物半導体膜のドライエッチング方法|

JP4609797B2|2006-08-09|2011-01-12|Ｎｅｃ液晶テクノロジー株式会社|薄膜デバイス及びその製造方法|

JP4999400B2|2006-08-09|2012-08-15|キヤノン株式会社|酸化物半導体膜のドライエッチング方法|

JP4954639B2|2006-08-25|2012-06-20|パナソニック株式会社|ラッチ回路及びこれを備えた半導体集積回路|

JP4332545B2|2006-09-15|2009-09-16|キヤノン株式会社|電界効果型トランジスタ及びその製造方法|

JP4274219B2|2006-09-27|2009-06-03|セイコーエプソン株式会社|電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置|

JP5164357B2|2006-09-27|2013-03-21|キヤノン株式会社|半導体装置及び半導体装置の製造方法|

US7622371B2|2006-10-10|2009-11-24|Hewlett-Packard Development Company, L.P.|Fused nanocrystal thin film semiconductor and method|

US7511343B2|2006-10-12|2009-03-31|Xerox Corporation|Thin film transistor|

US7772021B2|2006-11-29|2010-08-10|Samsung Electronics Co., Ltd.|Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays|

JP2008140684A|2006-12-04|2008-06-19|Toppan Printing Co Ltd|カラーｅｌディスプレイおよびその製造方法|

JP4297159B2|2006-12-08|2009-07-15|ソニー株式会社|フリップフロップおよび半導体集積回路|

KR101303578B1|2007-01-05|2013-09-09|삼성전자주식회사|박막 식각 방법|

JP5508662B2|2007-01-12|2014-06-04|株式会社半導体エネルギー研究所|表示装置|

US7800400B2|2007-01-12|2010-09-21|Altera Corporation|Configuration random access memory|

US8207063B2|2007-01-26|2012-06-26|Eastman Kodak Company|Process for atomic layer deposition|

KR100851215B1|2007-03-14|2008-08-07|삼성에스디아이 주식회사|박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치|

US7795613B2|2007-04-17|2010-09-14|Toppan Printing Co., Ltd.|Structure with transistor|

KR101325053B1|2007-04-18|2013-11-05|삼성디스플레이 주식회사|박막 트랜지스터 기판 및 이의 제조 방법|

KR20080094300A|2007-04-19|2008-10-23|삼성전자주식회사|박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이|

KR101334181B1|2007-04-20|2013-11-28|삼성전자주식회사|선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법|

WO2008133345A1|2007-04-25|2008-11-06|Canon Kabushiki Kaisha|Oxynitride semiconductor|

JP5294651B2|2007-05-18|2013-09-18|キヤノン株式会社|インバータの作製方法及びインバータ|

KR101345376B1|2007-05-29|2013-12-24|삼성전자주식회사|ＺｎＯ 계 박막 트랜지스터 및 그 제조방법|

US20090002044A1|2007-06-29|2009-01-01|Seiko Epson Corporation|Master-slave type flip-flop circuit|

US8354674B2|2007-06-29|2013-01-15|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer|

JP5215158B2|2007-12-17|2013-06-19|富士フイルム株式会社|無機結晶性配向膜及びその製造方法、半導体デバイス|

JP5178492B2|2007-12-27|2013-04-10|株式会社半導体エネルギー研究所|表示装置および当該表示装置を具備する電子機器|

JP5140459B2|2008-02-28|2013-02-06|ローム株式会社|不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法|

JP5305696B2|2008-03-06|2013-10-02|キヤノン株式会社|半導体素子の処理方法|

KR101490112B1|2008-03-28|2015-02-05|삼성전자주식회사|인버터 및 그를 포함하는 논리회로|

US8085076B2|2008-07-03|2011-12-27|Broadcom Corporation|Data retention flip flop for low power applications|

JP2010034710A|2008-07-25|2010-02-12|Nec Electronics Corp|半導体集積回路及びその誤動作防止方法|

JP2010040815A|2008-08-06|2010-02-18|Sony Corp|縦型電界効果トランジスタ及び画像表示装置|

JP5537787B2|2008-09-01|2014-07-02|株式会社半導体エネルギー研究所|半導体装置の作製方法|

JP4623179B2|2008-09-18|2011-02-02|ソニー株式会社|薄膜トランジスタおよびその製造方法|

KR101623958B1|2008-10-01|2016-05-25|삼성전자주식회사|인버터 및 그의 동작방법과 인버터를 포함하는 논리회로|

JP5451280B2|2008-10-09|2014-03-26|キヤノン株式会社|ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置|

JP5781720B2|2008-12-15|2015-09-24|ルネサスエレクトロニクス株式会社|半導体装置及び半導体装置の製造方法|

US8174021B2|2009-02-06|2012-05-08|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device and method of manufacturing the semiconductor device|

KR101608887B1|2009-04-17|2016-04-05|삼성전자주식회사|인버터와 그 제조방법 및 인버터를 포함하는 논리회로|

JP4571221B1|2009-06-22|2010-10-27|富士フイルム株式会社|Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法|

JP4415062B1|2009-06-22|2010-02-17|富士フイルム株式会社|薄膜トランジスタ及び薄膜トランジスタの製造方法|

KR101638978B1|2009-07-24|2016-07-13|삼성전자주식회사|박막 트랜지스터 및 그 제조방법|

KR101608923B1|2009-09-24|2016-04-04|가부시키가이샤 한도오따이 에네루기 켄큐쇼|산화물 반도체막 및 반도체 장치|

KR101711236B1|2009-10-09|2017-02-28|가부시키가이샤 한도오따이 에네루기 켄큐쇼|반도체 장치|

EP2489075A4|2009-10-16|2014-06-11|Semiconductor Energy Lab|LOGIC CIRCUIT AND SEMICONDUCTOR DEVICE|

CN103794612B|2009-10-21|2018-09-07|株式会社半导体能源研究所|半导体装置|

EP2494596B1|2009-10-29|2020-01-15|Semiconductor Energy Laboratory Co. Ltd.|Semiconductor device|

MY163862A|2009-10-30|2017-10-31|Semiconductor Energy Lab|Logic circuit and semiconductor device|

WO2011055625A1|2009-11-06|2011-05-12|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device and operating method thereof|

KR101932407B1|2009-11-06|2018-12-27|가부시키가이샤 한도오따이 에네루기 켄큐쇼|반도체 장치 및 그 제작 방법|

KR101823861B1|2009-11-20|2018-01-31|가부시키가이샤 한도오따이 에네루기 켄큐쇼|불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치|

EP2510541A4|2009-12-11|2016-04-13|Semiconductor Energy Lab|NONVOLATILE LATCH CIRCUIT, LOGIC CIRCUIT, AND SEMICONDUCTOR DEVICE USING THE SAME|

CN102668377B|2009-12-18|2015-04-08|株式会社半导体能源研究所|非易失性锁存电路和逻辑电路以及使用它们的半导体器件|

EP2517355B1|2009-12-25|2019-05-08|Semiconductor Energy Laboratory Co., Ltd.|Memory device, semiconductor device, and electronic device|

WO2011089847A1|2010-01-20|2011-07-28|Semiconductor Energy Laboratory Co., Ltd.|Signal processing circuit and method for driving the same|

JP2010282721A|2010-08-09|2010-12-16|Renesas Electronics Corp|半導体装置|

JP2013009285A|2010-08-26|2013-01-10|Semiconductor Energy Lab Co Ltd|信号処理回路及びその駆動方法|

US8941112B2|2010-12-28|2015-01-27|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device and method for manufacturing the same|

WO2012102281A1|2011-01-28|2012-08-02|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device|

US8787083B2|2011-02-10|2014-07-22|Semiconductor Energy Laboratory Co., Ltd.|Memory circuit|

JP5827145B2|2011-03-08|2015-12-02|株式会社半導体エネルギー研究所|信号処理回路|

US8760903B2|2011-03-11|2014-06-24|Semiconductor Energy Laboratory Co., Ltd.|Storage circuit|

JP5839474B2|2011-03-24|2016-01-06|株式会社半導体エネルギー研究所|信号処理回路|

US8743590B2|2011-04-08|2014-06-03|Semiconductor Energy Laboratory Co., Ltd.|Memory device and semiconductor device using the same|

US9142320B2|2011-04-08|2015-09-22|Semiconductor Energy Laboratory Co., Ltd.|Memory element and signal processing circuit|

US8854867B2|2011-04-13|2014-10-07|Semiconductor Energy Laboratory Co., Ltd.|Memory device and driving method of the memory device|

JP5890234B2|2011-04-15|2016-03-22|株式会社半導体エネルギー研究所|半導体装置及びその駆動方法|

JP6001900B2|2011-04-21|2016-10-05|株式会社半導体エネルギー研究所|信号処理回路|

US10079053B2|2011-04-22|2018-09-18|Semiconductor Energy Laboratory Co., Ltd.|Memory element and memory device|

US8941958B2|2011-04-22|2015-01-27|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device|

US9935622B2|2011-04-28|2018-04-03|Semiconductor Energy Laboratory Co., Ltd.|Comparator and semiconductor device including comparator|

US8681533B2|2011-04-28|2014-03-25|Semiconductor Energy Laboratory Co., Ltd.|Memory circuit, signal processing circuit, and electronic device|

KR101963457B1|2011-04-29|2019-03-28|가부시키가이샤 한도오따이 에네루기 켄큐쇼|반도체 기억 장치 및 그 구동 방법|

US8446171B2|2011-04-29|2013-05-21|Semiconductor Energy Laboratory Co., Ltd.|Signal processing unit|

DE112012002077B4|2011-05-13|2019-06-19|Semiconductor Energy Laboratory Co., Ltd.|Halbleitervorrichtung|

JP5886128B2|2011-05-13|2016-03-16|株式会社半導体エネルギー研究所|半導体装置|

WO2012157472A1|2011-05-13|2012-11-22|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device|

US8837203B2|2011-05-19|2014-09-16|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device|

KR102093909B1|2011-05-19|2020-03-26|가부시키가이샤 한도오따이 에네루기 켄큐쇼|회로 및 회로의 구동 방법|

US8508256B2|2011-05-20|2013-08-13|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor integrated circuit|

US9762246B2|2011-05-20|2017-09-12|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device with a storage circuit having an oxide semiconductor|

JP5820336B2|2011-05-20|2015-11-24|株式会社半導体エネルギー研究所|半導体装置|KR102093909B1|2011-05-19|2020-03-26|가부시키가이샤 한도오따이 에네루기 켄큐쇼|회로 및 회로의 구동 방법|

US9515661B2|2014-05-09|2016-12-06|Semiconductor Energy Laboratory Co., Ltd.|Circuit, semiconductor device, and clock tree|

法律状态:
2021-11-01| MM4A| Annulment or lapse of patent due to non-payment of fees|

优先权:

申请号 | 申请日 | 专利标题

JP2011112834||2011-05-19||

[返回顶部]